JP2001043104A - コンピュータシステムのバス監視装置 - Google Patents
コンピュータシステムのバス監視装置Info
- Publication number
- JP2001043104A JP2001043104A JP11212117A JP21211799A JP2001043104A JP 2001043104 A JP2001043104 A JP 2001043104A JP 11212117 A JP11212117 A JP 11212117A JP 21211799 A JP21211799 A JP 21211799A JP 2001043104 A JP2001043104 A JP 2001043104A
- Authority
- JP
- Japan
- Prior art keywords
- board
- data
- parity
- cpu
- computer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 入力側ボードにプロセッサを搭載しない場合
でもパリティチェック結果を用いて、システムバスの監
視を可能にする。 【解決手段】 複数のボードがシステムバスによって結
合されたコンピュータシステムにおいて、ＣＰＵ搭載ボ
ード１がＣＰＵ非搭載のボード２へデータを書き込むと
き、ＣＰＵ非搭載ボード２側で検出されたパリティ異常
を、パリティ異常信号線33を介して、ＣＰＵ搭載ボード
１側へ送信するようにしたことで、ＣＰＵ搭載ボード１
側でそれを認識し、データ内容や状況に応じた適切な異
常発生時処理を実行する。更に、その際の故障情報を記
憶しておくことにより、故障要因解析を可能にする。
でもパリティチェック結果を用いて、システムバスの監
視を可能にする。 【解決手段】 複数のボードがシステムバスによって結
合されたコンピュータシステムにおいて、ＣＰＵ搭載ボ
ード１がＣＰＵ非搭載のボード２へデータを書き込むと
き、ＣＰＵ非搭載ボード２側で検出されたパリティ異常
を、パリティ異常信号線33を介して、ＣＰＵ搭載ボード
１側へ送信するようにしたことで、ＣＰＵ搭載ボード１
側でそれを認識し、データ内容や状況に応じた適切な異
常発生時処理を実行する。更に、その際の故障情報を記
憶しておくことにより、故障要因解析を可能にする。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のボードを
バスで結合したコンピュータシステムにおいて、各ボー
ドがバスを介してデータ交換する際にパリティ検査によ
りバスの動作を監視する装置に関する。
バスで結合したコンピュータシステムにおいて、各ボー
ドがバスを介してデータ交換する際にパリティ検査によ
りバスの動作を監視する装置に関する。
【０００２】
【従来の技術】従来のコンピュータシステムでは、バス
の動作を監視するために、出力側ボードがパリティ信号
を生成して付加し、入力側ボードがパリティ検査を行
い、さらにその結果から、異常発生時の処理も実施する
ようにしたものが公知となっている。図２は従来のコン
ピュータシステムの一例を示すものであり、図におい
て、６はプロセッサ（CPU）を搭載したデータ出力側のC
PUボードであり、７はプロセッサを搭載したI/Oボード
であり、８はこれらのボードを接続するシステムバスで
ある。
の動作を監視するために、出力側ボードがパリティ信号
を生成して付加し、入力側ボードがパリティ検査を行
い、さらにその結果から、異常発生時の処理も実施する
ようにしたものが公知となっている。図２は従来のコン
ピュータシステムの一例を示すものであり、図におい
て、６はプロセッサ（CPU）を搭載したデータ出力側のC
PUボードであり、７はプロセッサを搭載したI/Oボード
であり、８はこれらのボードを接続するシステムバスで
ある。
【０００３】CPUボード６のCPU60は、I/Oボード７にデ
ータを書込むために内部データバス63へ書込みデータを
出力する。このデータはシステムバス８のデータライン
81に出力されると同時に、パリティ生成回路61へも入力
される。パリティ生成回路61は、入力されたデータにも
とづいて、パリティビットを生成し、内部信号線64を介
してシステムバス８のパリティ線82へ出力される。書込
みデータ信号はシステムバス８を経由してI/Oボード７
に伝達され、内部バス74によってデータラッチ回路70へ
伝えられると同時にパリティ検査回路71へも入力され
る。
ータを書込むために内部データバス63へ書込みデータを
出力する。このデータはシステムバス８のデータライン
81に出力されると同時に、パリティ生成回路61へも入力
される。パリティ生成回路61は、入力されたデータにも
とづいて、パリティビットを生成し、内部信号線64を介
してシステムバス８のパリティ線82へ出力される。書込
みデータ信号はシステムバス８を経由してI/Oボード７
に伝達され、内部バス74によってデータラッチ回路70へ
伝えられると同時にパリティ検査回路71へも入力され
る。
【０００４】パリティ信号は、システムバス８上のパリ
ティ信号線82を介してI/Oボード７ヘ伝達され、パリテ
ィ検査回路71へ伝えられる。パリティ検査回路71は、入
力された書込みデータと内部信号線75からのパリティ信
号から、そのデータの正当性を検査し、異常が検出され
た場合は異常信号を内部信号線76を介して、ゲート回路
72およびCPU77へ送る。ゲート回路72は、異常信号が入
力されると、CPUボード６から信号線62,80,73を介して
送られてくる書込み制御信号をロックし、データラッチ
回路70へ異常データが入力されるのを阻止する。同時
に、異常信号が入力されたCPU77はメモリ78にシステム
バス8の故障情報を格納する。このように、複数のボー
ドをバスで結合したコンピュータシステムでは、I/Oボ
ード側にもプロセッサを搭載し柔軟な処理能力を持たせ
る場合があり、またこれ以外にI/Oボードを入出力専用
としてプロセッサを搭載しない場合があり、２種類のボ
ードが混在するのが一般的である。
ティ信号線82を介してI/Oボード７ヘ伝達され、パリテ
ィ検査回路71へ伝えられる。パリティ検査回路71は、入
力された書込みデータと内部信号線75からのパリティ信
号から、そのデータの正当性を検査し、異常が検出され
た場合は異常信号を内部信号線76を介して、ゲート回路
72およびCPU77へ送る。ゲート回路72は、異常信号が入
力されると、CPUボード６から信号線62,80,73を介して
送られてくる書込み制御信号をロックし、データラッチ
回路70へ異常データが入力されるのを阻止する。同時
に、異常信号が入力されたCPU77はメモリ78にシステム
バス8の故障情報を格納する。このように、複数のボー
ドをバスで結合したコンピュータシステムでは、I/Oボ
ード側にもプロセッサを搭載し柔軟な処理能力を持たせ
る場合があり、またこれ以外にI/Oボードを入出力専用
としてプロセッサを搭載しない場合があり、２種類のボ
ードが混在するのが一般的である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のバス監視方法にあっては、適切、且つ、十分な異常
時処理を実施しようとして、入力側ボード（I/Oボー
ド）にもプロセッサを搭載すると、システム全体とし
て、コスト面、ボードの部品実装スペース面から不利に
なるという問題があった。また、入力側ボードにプロセ
ッサを搭載しない場合は、十分な異常時処理をすること
が困難であり、更に、故障解析用の異常情報を記憶し保
持しておくことも不可能となり、故障解析が困難になる
という問題があった。
来のバス監視方法にあっては、適切、且つ、十分な異常
時処理を実施しようとして、入力側ボード（I/Oボー
ド）にもプロセッサを搭載すると、システム全体とし
て、コスト面、ボードの部品実装スペース面から不利に
なるという問題があった。また、入力側ボードにプロセ
ッサを搭載しない場合は、十分な異常時処理をすること
が困難であり、更に、故障解析用の異常情報を記憶し保
持しておくことも不可能となり、故障解析が困難になる
という問題があった。
【０００６】
【課題を解決するための手段】そこで上記課題を解決す
るために、本発明は、プロセッサが搭載され柔軟な処理
能力と情報記憶機能を持つボードがデータ出力し、プロ
セッサが搭載されず情報処理能力や情報記憶機能が無い
ボードがデータを入力する場合に、データ出力側ボード
にはパリティ生成回路を実装し、データ入力側ボードに
は、システムバスを介して受信したパリティ信号を検査
するパリティ検査回路と、パリティ検査の結果が異常で
あった場合、そのデータを内部に取り込まないようにす
る回路と、データ出力側ボードに対して、パリティ検査
結果が異常であったことを示す応答信号を出力する回路
を実装し、データ出力側ボードには、入力側ボードから
の応答信号を受信し、その信号をプロセッサへ伝達する
回路を実装し、データ出力側ボードのプロセッサは、出
力したデータが正常に入力側ボードまで伝送されたかど
うかを判断し、異常であった場合は、最適な異常時処理
が行えるようにする。
るために、本発明は、プロセッサが搭載され柔軟な処理
能力と情報記憶機能を持つボードがデータ出力し、プロ
セッサが搭載されず情報処理能力や情報記憶機能が無い
ボードがデータを入力する場合に、データ出力側ボード
にはパリティ生成回路を実装し、データ入力側ボードに
は、システムバスを介して受信したパリティ信号を検査
するパリティ検査回路と、パリティ検査の結果が異常で
あった場合、そのデータを内部に取り込まないようにす
る回路と、データ出力側ボードに対して、パリティ検査
結果が異常であったことを示す応答信号を出力する回路
を実装し、データ出力側ボードには、入力側ボードから
の応答信号を受信し、その信号をプロセッサへ伝達する
回路を実装し、データ出力側ボードのプロセッサは、出
力したデータが正常に入力側ボードまで伝送されたかど
うかを判断し、異常であった場合は、最適な異常時処理
が行えるようにする。
【０００７】更に、異常が発生したことを認識したデー
タ出力側ボードのプロセッサが、その時の、入力側ボー
ド種類、データ内容、異常発生後の処理内容等の情報を
記憶し、その後に、その記憶された情報を調べることに
よって、異常が発生した要因の解析が容易にできるよう
にする。
タ出力側ボードのプロセッサが、その時の、入力側ボー
ド種類、データ内容、異常発生後の処理内容等の情報を
記憶し、その後に、その記憶された情報を調べることに
よって、異常が発生した要因の解析が容易にできるよう
にする。
【０００８】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明の一実施形態を示すブ
ロック図である。図１において、１はプロセッサを搭載
したCPUボードであり、２はプロセッサを搭載しないI/O
ボードであり、３はこれらのボードを接続するシステム
バスである。CPUボード１のCPU10は、I/Oボード２にデ
ータを書込むために、書込みデータを内部データバス13
へ出力する。このデータはシステムバス３のデータライ
ン31に出力されると同時に、パリティ生成回路11へも入
力される。
基づいて説明する。図１は本発明の一実施形態を示すブ
ロック図である。図１において、１はプロセッサを搭載
したCPUボードであり、２はプロセッサを搭載しないI/O
ボードであり、３はこれらのボードを接続するシステム
バスである。CPUボード１のCPU10は、I/Oボード２にデ
ータを書込むために、書込みデータを内部データバス13
へ出力する。このデータはシステムバス３のデータライ
ン31に出力されると同時に、パリティ生成回路11へも入
力される。
【０００９】パリティ生成回路11で生成されたパリティ
ビットは内部信号線14を介してシステムバス３のパリテ
ィ信号線32へ出力される。書込みデータ信号はシステム
バス３を介してI/Oボード２に伝達され、内部バス24に
よってデータラッチ回路20へ伝えられると同時にパリテ
ィ検査回路21へも入力される。パリティ信号は、システ
ムバス３上のパリティ信号線32を介してI/Oボード２ヘ
伝達され、内部信号線25を介してパリティ検査回路21へ
入力される。パリティ検査回路21は、入力された書込み
データとパリティ信号から、そのデータの正当性を検査
し、異常が検出された場合は異常信号を内部信号線26を
介して、ゲート回路22およびシステムバス３上の異常信
号線33へ送る。
ビットは内部信号線14を介してシステムバス３のパリテ
ィ信号線32へ出力される。書込みデータ信号はシステム
バス３を介してI/Oボード２に伝達され、内部バス24に
よってデータラッチ回路20へ伝えられると同時にパリテ
ィ検査回路21へも入力される。パリティ信号は、システ
ムバス３上のパリティ信号線32を介してI/Oボード２ヘ
伝達され、内部信号線25を介してパリティ検査回路21へ
入力される。パリティ検査回路21は、入力された書込み
データとパリティ信号から、そのデータの正当性を検査
し、異常が検出された場合は異常信号を内部信号線26を
介して、ゲート回路22およびシステムバス３上の異常信
号線33へ送る。
【００１０】ゲート回路22は、異常信号が入力される
と、CPUボード１から信号線12,30,23を介して送られて
くる書込み制御信号をロックし、データラッチ回路20へ
異常データが入力されるのを阻止する。同時に、異常信
号は、システムバス３上の異常信号線33を介してCPUボ
ード１ヘ伝達される。この異常信号は、内部信号線15を
通じてCPU10のエラー入力端子IRQ（最優先の割込み入力
端子）ヘ入力され、データ書込み時にパリティエラーが
発生したことをCPU10ヘ通知する。
と、CPUボード１から信号線12,30,23を介して送られて
くる書込み制御信号をロックし、データラッチ回路20へ
異常データが入力されるのを阻止する。同時に、異常信
号は、システムバス３上の異常信号線33を介してCPUボ
ード１ヘ伝達される。この異常信号は、内部信号線15を
通じてCPU10のエラー入力端子IRQ（最優先の割込み入力
端子）ヘ入力され、データ書込み時にパリティエラーが
発生したことをCPU10ヘ通知する。
【００１１】次に、本実施形態の動作を説明する。装置
から外部へすなわちI/Oボード２から装置出力信号を出
力するため、CPUボード１がシステムバス３経由でI/Oボ
ード２ヘデータを書込むとき、パリティ生成回路11によ
ってパリティ信号が付加され、I/Oボード２内のパリテ
ィ検査回路21でパリティ信号とデータ信号からパリティ
検査を行いデータの正当性を確認する。データが正常で
あった場合は、そのデータはラッチ回路20に取り込ま
れ、トランジスタ等の出力回路を介してI/Oボード２の
外部端子27へ出力される。
から外部へすなわちI/Oボード２から装置出力信号を出
力するため、CPUボード１がシステムバス３経由でI/Oボ
ード２ヘデータを書込むとき、パリティ生成回路11によ
ってパリティ信号が付加され、I/Oボード２内のパリテ
ィ検査回路21でパリティ信号とデータ信号からパリティ
検査を行いデータの正当性を確認する。データが正常で
あった場合は、そのデータはラッチ回路20に取り込ま
れ、トランジスタ等の出力回路を介してI/Oボード２の
外部端子27へ出力される。
【００１２】一方、データが異常であった場合は、異常
であることを示す異常信号が、パリティ検査回路21から
出力され、CPUボード１からのデータ書込み制御信号が
ラッチ回路20へ入力するのを阻止するので、異常データ
がI/Oボード２の外部端子27から外部へ誤って出力され
ることはない。また、パリティ検査回路21から出力され
た異常信号は、システムバス３の異常信号線33を経由し
てCPUボード１ヘ伝達され、更にCPU10まで伝えられる。
その結果、CPU10のソフトウェアは、システムバス３経
由のデータ伝送が異常であったこと、すなわちシステム
バス３に異常があったことをそのデータ転送サイクル内
で認識することができるので、そのデータ内容や状況に
応じて、 再書込みを実行する、 そのまま書込みを断念し次の処理へ移る、 全ての通常処理を停止し、外部へ警報を出力する、 等の状況に応じた適切な処理を柔軟に実行することがで
きる。
であることを示す異常信号が、パリティ検査回路21から
出力され、CPUボード１からのデータ書込み制御信号が
ラッチ回路20へ入力するのを阻止するので、異常データ
がI/Oボード２の外部端子27から外部へ誤って出力され
ることはない。また、パリティ検査回路21から出力され
た異常信号は、システムバス３の異常信号線33を経由し
てCPUボード１ヘ伝達され、更にCPU10まで伝えられる。
その結果、CPU10のソフトウェアは、システムバス３経
由のデータ伝送が異常であったこと、すなわちシステム
バス３に異常があったことをそのデータ転送サイクル内
で認識することができるので、そのデータ内容や状況に
応じて、 再書込みを実行する、 そのまま書込みを断念し次の処理へ移る、 全ての通常処理を停止し、外部へ警報を出力する、 等の状況に応じた適切な処理を柔軟に実行することがで
きる。
【００１３】更に、CPU10のソフトウェア処理により、
異常が認識された場合に、外部へ警報を出力すると同時
に、書込み先I/Oボード２の種別、書込みデータ、異常
処理内容等をCPUボード１内のメモリ16へ記憶する。そ
れにより、後に異常発生の要因解析をする際に非常に有
効な情報となる。なお、上記実施形態においては、パリ
ティ信号を付加するのは、データ信号のみとして説明し
たが、バス上を伝達されるアドレス信号、その他の制御
信号全般に適用することもできる。その場合、バスの監
視範囲は拡大され、バス監視方法としては更に高性能と
なる。
異常が認識された場合に、外部へ警報を出力すると同時
に、書込み先I/Oボード２の種別、書込みデータ、異常
処理内容等をCPUボード１内のメモリ16へ記憶する。そ
れにより、後に異常発生の要因解析をする際に非常に有
効な情報となる。なお、上記実施形態においては、パリ
ティ信号を付加するのは、データ信号のみとして説明し
たが、バス上を伝達されるアドレス信号、その他の制御
信号全般に適用することもできる。その場合、バスの監
視範囲は拡大され、バス監視方法としては更に高性能と
なる。
【００１４】また、上記実施形態では、CPUボード１か
らI/Oボード２ヘ書込む場合のバス監視方法を説明した
が、CPUボード１内にはパリティ生成回路11の他にパリ
ティ検査回路、I/Oボード２内にはパリティ検査回路21
の他にパリティ生成回路を実装し、従来から実施されて
きた、I/Oボード２のデータをCPU10が読み出す場合のバ
ス監視も同時に実施するように構成することも可能であ
る。
らI/Oボード２ヘ書込む場合のバス監視方法を説明した
が、CPUボード１内にはパリティ生成回路11の他にパリ
ティ検査回路、I/Oボード２内にはパリティ検査回路21
の他にパリティ生成回路を実装し、従来から実施されて
きた、I/Oボード２のデータをCPU10が読み出す場合のバ
ス監視も同時に実施するように構成することも可能であ
る。
【００１５】
【発明の効果】以上述べたように本発明によれば、CPU
を搭載しないボードヘのデータ書込み時のパリティ異常
発生を、CPU搭載ボードが即時（そのデータ転送サイク
ル内）に検出できるので、CPUソフトウェアによる柔軟
な異常時処理を実施することができ、バスのデータ転送
の信頼性が向上する。しかも、異常発生時の情報を記憶
することによって、故障解析が容易になる。
を搭載しないボードヘのデータ書込み時のパリティ異常
発生を、CPU搭載ボードが即時（そのデータ転送サイク
ル内）に検出できるので、CPUソフトウェアによる柔軟
な異常時処理を実施することができ、バスのデータ転送
の信頼性が向上する。しかも、異常発生時の情報を記憶
することによって、故障解析が容易になる。
【図１】本発明の実施形態の構成を示すブロック図であ
る。
る。
【図２】従来例を示すブロック図である。
１ CPUボード ２ I/Oボード ３ システムバス 10 CPU 11 パリティ生成回路 13 内部データバス 14,15 内部信号線 16 メモリ 20 データラッチ回路 21 パリティ検査回路 22 ゲート回路 23 内部信号線 24 内部バス 25,26 内部信号線 27 外部端子 31 データライン 32 パリティ信号線 33 パリティ異常信号線 IRQ エラー入力端子
Claims (3)
- 【請求項１】 複数のボードとそれらを接続するバスか
ら構成され、各ボード間のデータ伝送時にパリティ検査
機能を備えたコンピュータシステムにおいて、 データを伝送するボード間に設けられたパリティ異常信
号線と、 データを受信するボードにあって、パリティ検査結果が
異常である場合にパリティ異常信号線を介してパリティ
異常信号をデータ送信元のボードへ返送する手段と、 データを送信するボードにあって、パリティ異常信号が
受信された場合にその異常結果に関する情報をメモリに
記憶する手段と、 を備えたことを特徴とするコンピュータシステムのバス
監視装置。 - 【請求項２】 請求項１記載のコンピュータシステムの
バス監視装置において、 データを送信するボードにあって、パリティ異常信号が
受信された場合にその送信異常を発生したデータについ
て再度送信する手段を備えたことを特徴とするコンピュ
ータシステムのバス監視装置。 - 【請求項３】 請求項１記載のコンピュータシステムの
バス監視装置において、 データを送信するボードにあって、パリティ異常信号が
受信された場合に以後のデータ送信処理を中断して外部
に警報を出力する手段を備えたことを特徴とするコンピ
ュータシステムのバス監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212117A JP2001043104A (ja) | 1999-07-27 | 1999-07-27 | コンピュータシステムのバス監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212117A JP2001043104A (ja) | 1999-07-27 | 1999-07-27 | コンピュータシステムのバス監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001043104A true JP2001043104A (ja) | 2001-02-16 |
Family
ID=16617169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11212117A Pending JP2001043104A (ja) | 1999-07-27 | 1999-07-27 | コンピュータシステムのバス監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001043104A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017171805A (ja) * | 2016-03-24 | 2017-09-28 | 日本ゼオン株式会社 | ラテックスの濃縮方法、ラテックスの製造方法及びラテックス濃縮用熱交換器 |
-
1999
- 1999-07-27 JP JP11212117A patent/JP2001043104A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017171805A (ja) * | 2016-03-24 | 2017-09-28 | 日本ゼオン株式会社 | ラテックスの濃縮方法、ラテックスの製造方法及びラテックス濃縮用熱交換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01293450A (ja) | 障害装置特定システム | |
| JPH10340212A (ja) | クロック同期バス上の障害を分離する方法 | |
| JP2001043104A (ja) | コンピュータシステムのバス監視装置 | |
| JPS634209B2 (ja) | ||
| US5210863A (en) | Multi-processor system for detecting a malfunction of a dual port memory | |
| KR0179760B1 (ko) | 프로그래머블 로직 콘트롤러의 출력 데이타 체크회로 | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| US5418794A (en) | Error determination scan tree apparatus and method | |
| JP3027439B2 (ja) | タイムスプリットバスの制御回路 | |
| JP3600480B2 (ja) | シリアルデータ転送システムおよび異常検出方法 | |
| JP2706027B2 (ja) | プログラマブルコントローラ | |
| JP2892821B2 (ja) | データ転送装置 | |
| JPH02173852A (ja) | バス診断装置 | |
| JP2606160B2 (ja) | パリティチェック回路の故障検出方式 | |
| KR930010950B1 (ko) | 에러위치 및 상태 확인장치 | |
| JPS6042496B2 (ja) | パリテイエラ−処理方式 | |
| JPH05298201A (ja) | 情報処理システムのシステムバスエラー処理方式 | |
| JPH033043A (ja) | 半導体装置 | |
| JPH0152774B2 (ja) | ||
| JP3374923B2 (ja) | 論理モジュール及びデータ処理装置 | |
| JPH01162961A (ja) | 入出力装置インタフェース診断方式 | |
| JP2000259526A (ja) | シリアルインターフェース回路 | |
| JPH0836554A (ja) | マルチプロセッサシステム | |
| JPS59221131A (ja) | デ−タ伝送ステ−シヨン | |
| JPS62241041A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060328 |