JPH033043A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH033043A JPH033043A JP1137630A JP13763089A JPH033043A JP H033043 A JPH033043 A JP H033043A JP 1137630 A JP1137630 A JP 1137630A JP 13763089 A JP13763089 A JP 13763089A JP H033043 A JPH033043 A JP H033043A
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- Japan
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- circuit
- fault
- operation history
- cpu
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 238000004891 communication Methods 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
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- 238000009434 installation Methods 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体装置に関し、特にＣＰＵ （中央処理装
置）およびその周辺回路を有するコンピュータや端末装
置などの半導体装置に関する。
置）およびその周辺回路を有するコンピュータや端末装
置などの半導体装置に関する。
従来技術
一般に、ＣＰＵを有する半導体装置においては、ＣＰＵ
がその周辺回路を制御しており、その動作履歴が外部の
履歴記憶装置などに記録されており、外部の履歴記憶装
置に記録された動作履歴からその回路の動作内容の詳細
を知り、これにより障害発生時の解析などを行っていた
。
がその周辺回路を制御しており、その動作履歴が外部の
履歴記憶装置などに記録されており、外部の履歴記憶装
置に記録された動作履歴からその回路の動作内容の詳細
を知り、これにより障害発生時の解析などを行っていた
。
第３図に示すような半導体装置においては、ＣＰＵＩが
メモリ３と、ＤＭＡ （旧ｒｅｃｔ ｍｅｍｏｒｙ ａ
ｃｃｅｓｓ）制御回路４と、割込み制御回路５と、人出
力制御回路６とに夫々ＣＰＵバス１００を介して接続さ
れており、それらの回路の動作履歴は入出力制御回路６
から外部の履歴記憶装置（図示せず）に送出されて記憶
されている。
メモリ３と、ＤＭＡ （旧ｒｅｃｔ ｍｅｍｏｒｙ ａ
ｃｃｅｓｓ）制御回路４と、割込み制御回路５と、人出
力制御回路６とに夫々ＣＰＵバス１００を介して接続さ
れており、それらの回路の動作履歴は入出力制御回路６
から外部の履歴記憶装置（図示せず）に送出されて記憶
されている。
また、障害検出回路２には障害発生信号線１０１を介し
てＣＰＵＩと、メモリ３と、ＤＭＡ制御回路４と、割込
み制御回路５と、入出力制御回路６とが夫々接続されて
おり、この障害発生信号線１０１を介して各回路におけ
る障害の発生が障害検出回路２に通知されている。
てＣＰＵＩと、メモリ３と、ＤＭＡ制御回路４と、割込
み制御回路５と、入出力制御回路６とが夫々接続されて
おり、この障害発生信号線１０１を介して各回路におけ
る障害の発生が障害検出回路２に通知されている。
障害検出回路２は障害発生信号線１０１を介して障害の
発生が通知されると、どの回路で障害が発生したかを認
識してからその障害の内容を障害内容データ線１０２を
介してＣＰＵＩに通知している。
発生が通知されると、どの回路で障害が発生したかを認
識してからその障害の内容を障害内容データ線１０２を
介してＣＰＵＩに通知している。
このような従来の半導体装置では、装置内の各回路の動
作履歴を記憶するための履歴記憶装置が各回路が搭載さ
れたチップ外に設けられており、履歴記憶装置から該チ
ップに布線を施さなければならないとともに、その布線
の設置位置によっては動作履歴の情報にノイズが混入し
てしまうという欠点がある。
作履歴を記憶するための履歴記憶装置が各回路が搭載さ
れたチップ外に設けられており、履歴記憶装置から該チ
ップに布線を施さなければならないとともに、その布線
の設置位置によっては動作履歴の情報にノイズが混入し
てしまうという欠点がある。
また、履歴記憶装置がチップ外に設けられているため、
該チップを搭載する基板に履歴記憶装置を搭載するため
の場所を必要とし、それにより基板の規模が大きくなる
という欠点がある。
該チップを搭載する基板に履歴記憶装置を搭載するため
の場所を必要とし、それにより基板の規模が大きくなる
という欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、基板の規模を小さくしてコンパクト化す
ることができ、動作履歴内へのノイズなどの混入を防止
することができる半導体装置の提供を目的とする。
されたもので、基板の規模を小さくしてコンパクト化す
ることができ、動作履歴内へのノイズなどの混入を防止
することができる半導体装置の提供を目的とする。
発明の構成
本発明による半導体装置は、中央処理装置と、前記中央
処理装置に制御される周辺回路とを含む半導体装置であ
って、前記中央処理装置および前記周辺回路の動作履歴
を記録する記録手段と、前記記録手段に記録された前記
動作履歴を他装置に送出する送出手段とを装置内に一体
集積化したことを特徴とする。
処理装置に制御される周辺回路とを含む半導体装置であ
って、前記中央処理装置および前記周辺回路の動作履歴
を記録する記録手段と、前記記録手段に記録された前記
動作履歴を他装置に送出する送出手段とを装置内に一体
集積化したことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例による半導体装置は
トレース回路７およびトレースデータ通信回路８を付加
した以外は、第３図に示す半導体装置と同様の構成とな
っており、同一構成要素には同一符号を付しである。ま
た、それら同一構成要素の動作も同様である。
る。図において、本発明の一実施例による半導体装置は
トレース回路７およびトレースデータ通信回路８を付加
した以外は、第３図に示す半導体装置と同様の構成とな
っており、同一構成要素には同一符号を付しである。ま
た、それら同一構成要素の動作も同様である。
トレース回路７はＣＰＵＩと、メモリ３と、ＤＭＡ制御
回路４と、割込み制御回路５と、入出力制御回路６とが
夫々接続されたＣＰＵバス１００に接続され、ＣＰＵバ
ス１００上の内容を随時記録している。
回路４と、割込み制御回路５と、入出力制御回路６とが
夫々接続されたＣＰＵバス１００に接続され、ＣＰＵバ
ス１００上の内容を随時記録している。
また、トレース回路７は障害検出回路２において障害の
発生が検出されると、障害検出回路２から障害内容デー
タ線１０２を介して送出されてくるＣＰＵＩに通知され
る障害の内容を記録した後に、ＣＰＵバス１００上の内
容の記録を停止する。
発生が検出されると、障害検出回路２から障害内容デー
タ線１０２を介して送出されてくるＣＰＵＩに通知され
る障害の内容を記録した後に、ＣＰＵバス１００上の内
容の記録を停止する。
トレースデータ通信回路８はトレースデータ線１０３を
介してトレース回路７から送られてくるトレースデータ
および障害の内容を、外部の装置または回路からの要求
に応じて通信データ線１０４を介して送出する。
介してトレース回路７から送られてくるトレースデータ
および障害の内容を、外部の装置または回路からの要求
に応じて通信データ線１０４を介して送出する。
ここで、トレース回路７およびトレースデータ通信回路
８はＣＰＵＩや他の回路とともに同一チップ上に搭載さ
れている。
８はＣＰＵＩや他の回路とともに同一チップ上に搭載さ
れている。
第２図は本発明の一実施例の動作を示すタイミングチャ
ートである。これら第１図および第２図を用いて本発明
の一実施例の動作について説明する。
ートである。これら第１図および第２図を用いて本発明
の一実施例の動作について説明する。
通常、ＣＰＵバスｉｏｏ上の内容Ａ−Ｊはトレース回路
７に随時記録されている。
７に随時記録されている。
タイミングａで障害検出回路２に障害発生信号線１０１
を介して障害の発生が通知されると、障害検出回路２は
その障害の内容を解析し、その障害内容Ｋを障害内容デ
ータ線１０２を介してＣＰＵＩおよびトレース回路７に
送出する。
を介して障害の発生が通知されると、障害検出回路２は
その障害の内容を解析し、その障害内容Ｋを障害内容デ
ータ線１０２を介してＣＰＵＩおよびトレース回路７に
送出する。
トレース回路７では障害検出回路２から送られてきた障
害内容Ｋを記録すると、ＣＰＵバス１００上の内容の記
録を停止する。
害内容Ｋを記録すると、ＣＰＵバス１００上の内容の記
録を停止する。
このとき、トレース回路７にはＣＰＵバス１００上の内
容Ａ−Ｅと障害検出回路２からの障害内容にとが記録さ
れており、タイミングｂでこれらの記録内容がトレース
データ線１０３を介してトレースデータ通信回路８に送
出される。
容Ａ−Ｅと障害検出回路２からの障害内容にとが記録さ
れており、タイミングｂでこれらの記録内容がトレース
データ線１０３を介してトレースデータ通信回路８に送
出される。
トレースデータ通信回路８では外部からの要求があれば
、トレース回路７から送られてきたＣＰＵバス１００上
の内容Ａ−Ｅと障害検出回路２からの障害内容にとを通
信データ線１０４を介して外部に送出する。
、トレース回路７から送られてきたＣＰＵバス１００上
の内容Ａ−Ｅと障害検出回路２からの障害内容にとを通
信データ線１０４を介して外部に送出する。
このように、トレース回路７とトレースデータ通信回路
８とをＣＰＵＩおよびその周辺回路が搭載されたチップ
内に一体集積化することによって、従来チップ外に設け
られていた履歴記憶装置およびその履歴記憶装置からの
布線が不要となるので、このチップが搭載される基板の
規模を小さくしてコンパクト化することができる。
８とをＣＰＵＩおよびその周辺回路が搭載されたチップ
内に一体集積化することによって、従来チップ外に設け
られていた履歴記憶装置およびその履歴記憶装置からの
布線が不要となるので、このチップが搭載される基板の
規模を小さくしてコンパクト化することができる。
また、同一チップ内でＣＰＵＩおよびその周辺回路の動
作履歴や障害内容を記録することできるので、記録され
る動作履歴の情報内へのノイズの混入を防止することが
でき、障害発生時の障害復旧や障害調査を容易に行うこ
とができる。
作履歴や障害内容を記録することできるので、記録され
る動作履歴の情報内へのノイズの混入を防止することが
でき、障害発生時の障害復旧や障害調査を容易に行うこ
とができる。
発明の詳細
な説明したように本発明によれば、中央処理装置とこの
中央処理装置に制御される周辺回路とを含む半導体装置
内に、中央処理装置および周辺回路の動作履歴を記録す
る記録回路と、この記録回路に記録された動作履歴を他
装置に送出するための送出回路とを一体集積化するよう
にすることによって、基板の規模を小さくしてコンパク
ト化することができ、動作履歴内へのノイズなどの混入
を防止することができるという効果がある。
中央処理装置に制御される周辺回路とを含む半導体装置
内に、中央処理装置および周辺回路の動作履歴を記録す
る記録回路と、この記録回路に記録された動作履歴を他
装置に送出するための送出回路とを一体集積化するよう
にすることによって、基板の規模を小さくしてコンパク
ト化することができ、動作履歴内へのノイズなどの混入
を防止することができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・障害検出回路 ７・・・・・・トレース回路
２図は本発明の一実施例の動作を示すタイミングチャー
ト、第３図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・障害検出回路 ７・・・・・・トレース回路
Claims (1)
- （１）中央処理装置と、前記中央処理装置に制御される
周辺回路とを含む半導体装置であって、前記中央処理装
置および前記周辺回路の動作履歴を記録する記録手段と
、前記記録手段に記録された前記動作履歴を他装置に送
出する送出手段とを装置内に一体集積化したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137630A JPH033043A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137630A JPH033043A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033043A true JPH033043A (ja) | 1991-01-09 |
Family
ID=15203146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137630A Pending JPH033043A (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321290B1 (en) | 1998-04-28 | 2001-11-20 | Nec Corporation | Program checking method, program checking apparatus, and computer-readable recording medium for recording target program checking program capable of reducing tracing interrupt time |
| JP5494808B2 (ja) * | 2010-08-11 | 2014-05-21 | 富士通株式会社 | 集積回路，障害情報処理方法および障害情報収集装置 |
-
1989
- 1989-05-31 JP JP1137630A patent/JPH033043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321290B1 (en) | 1998-04-28 | 2001-11-20 | Nec Corporation | Program checking method, program checking apparatus, and computer-readable recording medium for recording target program checking program capable of reducing tracing interrupt time |
| JP5494808B2 (ja) * | 2010-08-11 | 2014-05-21 | 富士通株式会社 | 集積回路，障害情報処理方法および障害情報収集装置 |
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