JP2527251B2 - Ｉｃカ―ド - Google Patents
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
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- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICカードに係り、特に監視タイマを備え
たICカードに関する。
たICカードに関する。
従来のICカードの構造を第４図に示す。CPU（１）に
ストップ信号出力回路（２）が接続され、このストップ
信号出力回路（２）にリセット受信回路（３）及び監視
タイマ（４）が接続されている。さらに、ICカードには
CPU（１）に接続され且つそれぞれ端末機（図示せず）
との間でデータを受信及び送信するためのデータ受信回
路及びデータ送信回路（図示せず）が配置されている。
ストップ信号出力回路（２）が接続され、このストップ
信号出力回路（２）にリセット受信回路（３）及び監視
タイマ（４）が接続されている。さらに、ICカードには
CPU（１）に接続され且つそれぞれ端末機（図示せず）
との間でデータを受信及び送信するためのデータ受信回
路及びデータ送信回路（図示せず）が配置されている。
動作時には、端末機からのデータがデータ受信回路で
受信された後、CPU（１）へ入力されてここで所定の処
理がなされる。その後、必要に応じてデータ送信回路か
ら送信データが端末機へ送信される。
受信された後、CPU（１）へ入力されてここで所定の処
理がなされる。その後、必要に応じてデータ送信回路か
ら送信データが端末機へ送信される。
いま、端末機及びICカードを含むICカードシステムに
何等かのトラブルが発生し、CPU（１）の動作を停止さ
せるために端末機から外部リセット信号が発せられたも
のとする。この外部リセット信号がICカードのリセット
受信回路（３）により受信されると、リセット受信回路
（３）からストップ信号出力回路（２）へリセット信号
S1が出力される。ストップ信号出力回路（２）は、リセ
ット信号S1を入力すると、ストップ信号S3をCPU（１）
に出力し、これによりCPU（１）にリセットがかかる。
何等かのトラブルが発生し、CPU（１）の動作を停止さ
せるために端末機から外部リセット信号が発せられたも
のとする。この外部リセット信号がICカードのリセット
受信回路（３）により受信されると、リセット受信回路
（３）からストップ信号出力回路（２）へリセット信号
S1が出力される。ストップ信号出力回路（２）は、リセ
ット信号S1を入力すると、ストップ信号S3をCPU（１）
に出力し、これによりCPU（１）にリセットがかかる。
一方、ストップ信号出力回路（２）に接続された監視
タイマ（４）は、端末機からデータ送信等の一つの応答
があった後、次の応答までの時間を計数するものであ
る。この監視タイマ（４）は、一定時間を経過しても端
末機から次の応答がないためにオーバーフローすると、
CPU（１）を停止すべくリセット信号S2をストップ信号
出力回路（２）へ出力する。監視タイマ（４）からリセ
ット信号S2を入力したストップ信号出力回路（２）は、
リセット受信回路（３）からリセット信号S1を入力した
ときと同様にしてCPU（１）にストップ信号S3を出力す
る。これにより、CPU（１）は停止状態となる。
タイマ（４）は、端末機からデータ送信等の一つの応答
があった後、次の応答までの時間を計数するものであ
る。この監視タイマ（４）は、一定時間を経過しても端
末機から次の応答がないためにオーバーフローすると、
CPU（１）を停止すべくリセット信号S2をストップ信号
出力回路（２）へ出力する。監視タイマ（４）からリセ
ット信号S2を入力したストップ信号出力回路（２）は、
リセット受信回路（３）からリセット信号S1を入力した
ときと同様にしてCPU（１）にストップ信号S3を出力す
る。これにより、CPU（１）は停止状態となる。
このように、ストップ信号出力回路（２）はリセット
受信回路（３）からのリセット信号S1を入力しても、監
視タイマ（４）からのリセット信号S2を入力しても、全
く同様にCPU（１）にストップ信号S3を出力するため、
どちらのリセット信号によりCPU（１）にリセットがか
かったのかを判別することができなかった。
受信回路（３）からのリセット信号S1を入力しても、監
視タイマ（４）からのリセット信号S2を入力しても、全
く同様にCPU（１）にストップ信号S3を出力するため、
どちらのリセット信号によりCPU（１）にリセットがか
かったのかを判別することができなかった。
すなわち、従来のICカードでは、トラブルが発生して
CPU（１）にリセットがかかった場合に、このリセット
が、端末機からの外部リセット信号を受信したことによ
るのか、監視タイマ（４）が作動したことによるのか、
あるいはノイズが混入してリセット受信回路（３）でリ
セット信号を誤って受信したことによるのか等の解析が
困難であった。このため、正常状態への復帰作業に多大
の時間と労力を要するという問題点があった。
CPU（１）にリセットがかかった場合に、このリセット
が、端末機からの外部リセット信号を受信したことによ
るのか、監視タイマ（４）が作動したことによるのか、
あるいはノイズが混入してリセット受信回路（３）でリ
セット信号を誤って受信したことによるのか等の解析が
困難であった。このため、正常状態への復帰作業に多大
の時間と労力を要するという問題点があった。
この発明はこのような問題点を解消するためになされ
たもので、トラブルが発生してCPUにリセットがかかっ
た場合に、トラブル発生原因を容易に解析することがで
きるICカードを提供することを目的とする。
たもので、トラブルが発生してCPUにリセットがかかっ
た場合に、トラブル発生原因を容易に解析することがで
きるICカードを提供することを目的とする。
この発明に係るICカードは、データを処理するための
CPUと、データを記憶するためのメモリと、CPUとメモリ
とを接続するデータバスと、ICカード外部からのデータ
を受信してCPUへ入力させるためのデータ受信回路と、C
PUからの送信データを外部へ送信するためのデータ送信
回路と、ICカード外部から外部リセット信号を受信する
ためのリセット受信手段と、データ受信回路がICカード
外部からデータを受信した後一定時間を経過しても次の
データ受信がないときに内部リセット信号を発生する監
視タイマと、リセット受信手段からの外部リセット信号
及び監視タイマからの内部リセット信号のうちいずれか
一方を入力したときにいずれの信号であるかを識別して
その識別結果を保持し且つCPUにリセットをかけると共
にCPUから識別回路リード信号を入力すると保持してい
た識別結果をデータバスに出力する識別回路とを備えた
ものである。
CPUと、データを記憶するためのメモリと、CPUとメモリ
とを接続するデータバスと、ICカード外部からのデータ
を受信してCPUへ入力させるためのデータ受信回路と、C
PUからの送信データを外部へ送信するためのデータ送信
回路と、ICカード外部から外部リセット信号を受信する
ためのリセット受信手段と、データ受信回路がICカード
外部からデータを受信した後一定時間を経過しても次の
データ受信がないときに内部リセット信号を発生する監
視タイマと、リセット受信手段からの外部リセット信号
及び監視タイマからの内部リセット信号のうちいずれか
一方を入力したときにいずれの信号であるかを識別して
その識別結果を保持し且つCPUにリセットをかけると共
にCPUから識別回路リード信号を入力すると保持してい
た識別結果をデータバスに出力する識別回路とを備えた
ものである。
この発明においては、識別回路がリセット受信手段か
らの外部リセット信号または監視タイマからの内部リセ
ット信号を入力したときに、いずれの信号かを識別して
その結果を保持すると共にCPUにリセットをかける。
らの外部リセット信号または監視タイマからの内部リセ
ット信号を入力したときに、いずれの信号かを識別して
その結果を保持すると共にCPUにリセットをかける。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第１図はこの発明の一実施例に係るICカードの構成を
示すブロック図である。ICカードはCPU（11）を有し、
このCPU（11）にそれぞれ端末機（図示せず）との間で
データを受信及び送信するためのデータ受信回路（12）
及びデータ送信回路（13）が接続されている。また、メ
モリ（15）がデータバス（14）を介してCPU（11）に接
続される一方、識別回路（16）がCPU（11）及びデータ
バス（14）に接続されている。さらに、識別回路（16）
にリセット受信回路（17）及び監視タイマ（18）が接続
されている。
示すブロック図である。ICカードはCPU（11）を有し、
このCPU（11）にそれぞれ端末機（図示せず）との間で
データを受信及び送信するためのデータ受信回路（12）
及びデータ送信回路（13）が接続されている。また、メ
モリ（15）がデータバス（14）を介してCPU（11）に接
続される一方、識別回路（16）がCPU（11）及びデータ
バス（14）に接続されている。さらに、識別回路（16）
にリセット受信回路（17）及び監視タイマ（18）が接続
されている。
リセット受信回路（17）は端末機から外部リセット信
号S4を受信して識別回路（16）へ出力するためのもので
あり、リセット受信手段を構成する。また、監視タイマ
（18）は端末機からデータ送信等の一つの応答があった
後、次の応答までの時間を計数し、一定時間を経過して
も端末機から次の応答がないときには内部リセット信号
S5を識別回路（16）へ出力する。識別回路（16）はリセ
ット受信回路（17）から外部リセット信号S4を入力する
か、あるいは監視タイマ（18）から内部リセット信号S5
を入力した場合に、CPU（11）にストップ信号S6を出力
すると共に外部リセット信号S4と内部リセット信号S5の
うちいずれの信号が入力されたかを識別する。
号S4を受信して識別回路（16）へ出力するためのもので
あり、リセット受信手段を構成する。また、監視タイマ
（18）は端末機からデータ送信等の一つの応答があった
後、次の応答までの時間を計数し、一定時間を経過して
も端末機から次の応答がないときには内部リセット信号
S5を識別回路（16）へ出力する。識別回路（16）はリセ
ット受信回路（17）から外部リセット信号S4を入力する
か、あるいは監視タイマ（18）から内部リセット信号S5
を入力した場合に、CPU（11）にストップ信号S6を出力
すると共に外部リセット信号S4と内部リセット信号S5の
うちいずれの信号が入力されたかを識別する。
第２図に識別回路（16）の内部構造を示す。第１〜第
３のノア回路（21）〜（23）とインバータ回路（24）と
から構成されており、第１のノア回路（21）はリセット
受信回路（17）からの外部リセット信号S4及び第２のノ
ア回路（22）の出力信号を入力し、第２のノア回路（2
2）は監視タイマ（18）からの内部リセット信号S5及び
第１のノア回路（21）の出力信号を入力し、第３のノア
回路（23）は外部リセット信号S4及び内部リセット信号
S5を入力する。第２のノア回路（22）の出力端にインバ
ータ回路（24）が接続され、このインバータ回路（24）
の出力端がデータバス（14）の“0"ビットに接続されて
いる。インバータ回路（24）に識別回路リード信号S8が
入力されると、第２のノア回路（22）の出力端のレベル
が反転され識別信号S7としてデータバス（14）に出力さ
れる。また、第３のノア回路（23）の出力信号はストッ
プ信号S6としてCPU（11）に入力する。
３のノア回路（21）〜（23）とインバータ回路（24）と
から構成されており、第１のノア回路（21）はリセット
受信回路（17）からの外部リセット信号S4及び第２のノ
ア回路（22）の出力信号を入力し、第２のノア回路（2
2）は監視タイマ（18）からの内部リセット信号S5及び
第１のノア回路（21）の出力信号を入力し、第３のノア
回路（23）は外部リセット信号S4及び内部リセット信号
S5を入力する。第２のノア回路（22）の出力端にインバ
ータ回路（24）が接続され、このインバータ回路（24）
の出力端がデータバス（14）の“0"ビットに接続されて
いる。インバータ回路（24）に識別回路リード信号S8が
入力されると、第２のノア回路（22）の出力端のレベル
が反転され識別信号S7としてデータバス（14）に出力さ
れる。また、第３のノア回路（23）の出力信号はストッ
プ信号S6としてCPU（11）に入力する。
尚、第１図のICカードは電磁波を利用して端末機との
間でデータの送受信を行うものであり、データ受信回路
（12）、データ送信回路（13）及びリセット受信回路
（17）はそれぞれアンテナ回路を含んでいる。または、
これらデータ受信回路（12）、データ送信回路（13）及
びリセット受信回路（17）が一つのアンテナ回路を共有
してもよい。
間でデータの送受信を行うものであり、データ受信回路
（12）、データ送信回路（13）及びリセット受信回路
（17）はそれぞれアンテナ回路を含んでいる。または、
これらデータ受信回路（12）、データ送信回路（13）及
びリセット受信回路（17）が一つのアンテナ回路を共有
してもよい。
次に、実施例の動作について説明する。まず、図示し
ない端末機からデータが送信されると、このデータはIC
カードのデータ受信回路（12）で受信された後、CPU（1
1）へ入力されてここで所定の処理がなされる。その
後、CPU（11）で処理されたデータは必要に応じてデー
タバス（14）を介してメモリ（15）に格納されたり、あ
るいはデータ送信回路（13）から端末機へ送信される。
ない端末機からデータが送信されると、このデータはIC
カードのデータ受信回路（12）で受信された後、CPU（1
1）へ入力されてここで所定の処理がなされる。その
後、CPU（11）で処理されたデータは必要に応じてデー
タバス（14）を介してメモリ（15）に格納されたり、あ
るいはデータ送信回路（13）から端末機へ送信される。
いま、端末機から外部リセット信号が発せられたもの
とする。この外部リセット信号がICカードのリセット受
信回路（17）により受信されると、リセット受信回路
（17）から識別回路（16）に“H"レベルの外部リセット
信号S4が出力される。すると、第２図において第１のノ
ア回路（21）の出力が“L"レベルとなるので、第２のノ
ア回路（22）の出力は“H"レベルとなり、インバータ回
路（24）に入力される。一方、第３のノア回路（23）の
出力は“L"レベルとなり、ストップ信号S6としてCPU（1
1）に入力し、これによりCPU（11）にリセットがかか
る。
とする。この外部リセット信号がICカードのリセット受
信回路（17）により受信されると、リセット受信回路
（17）から識別回路（16）に“H"レベルの外部リセット
信号S4が出力される。すると、第２図において第１のノ
ア回路（21）の出力が“L"レベルとなるので、第２のノ
ア回路（22）の出力は“H"レベルとなり、インバータ回
路（24）に入力される。一方、第３のノア回路（23）の
出力は“L"レベルとなり、ストップ信号S6としてCPU（1
1）に入力し、これによりCPU（11）にリセットがかか
る。
その後、識別結果を認識するために、CPU（11）を再
始動させ、特定のアドレスを指定すると共に識別回路リ
ード信号S8をCPU（11）から識別回路（16）のインバー
タ回路（24）に出力させると、第２のノア回路（22）の
出力レベル“H"が反転されて“L"レベルとなり、識別信
号S7としてデータバス（14）の“0"ビットに出力され
る。従って、この特定のアドレスのデータの“0"ビット
を読み取ることにより、それが“L"レベルであることか
ら外部リセット信号S4によるリセットであったことを認
識することができる。
始動させ、特定のアドレスを指定すると共に識別回路リ
ード信号S8をCPU（11）から識別回路（16）のインバー
タ回路（24）に出力させると、第２のノア回路（22）の
出力レベル“H"が反転されて“L"レベルとなり、識別信
号S7としてデータバス（14）の“0"ビットに出力され
る。従って、この特定のアドレスのデータの“0"ビット
を読み取ることにより、それが“L"レベルであることか
ら外部リセット信号S4によるリセットであったことを認
識することができる。
一方、端末機からデータを受信する等の一つの応答が
あった後、一定時間を経過しても端末機から次の応答が
ないために監視タイマ（18）がオーバーフローすると、
監視タイマ（18）はCPU（11）を停止すべく“H"レベル
の内部リセット信号S5を識別回路（16）に出力する。す
ると、第２図において第２のノア回路（22）の出力が
“L"レベルとなり、インバータ回路（24）に入力され
る。一方、第３のノア回路（23）の出力は、上述した
“H"レベルの外部リセット信号S4が入力された場合と同
様に“L"レベルとなりストップ信号S6としてCPU（11）
に入力する。これにより、CPU（11）にリセットがかか
る。
あった後、一定時間を経過しても端末機から次の応答が
ないために監視タイマ（18）がオーバーフローすると、
監視タイマ（18）はCPU（11）を停止すべく“H"レベル
の内部リセット信号S5を識別回路（16）に出力する。す
ると、第２図において第２のノア回路（22）の出力が
“L"レベルとなり、インバータ回路（24）に入力され
る。一方、第３のノア回路（23）の出力は、上述した
“H"レベルの外部リセット信号S4が入力された場合と同
様に“L"レベルとなりストップ信号S6としてCPU（11）
に入力する。これにより、CPU（11）にリセットがかか
る。
その後、識別結果を認識するために、CPU（11）を再
始動させ、上記の特定のアドレスを指定すると共に識別
回路リード信号S8をCPU（11）から識別回路（16）のイ
ンバータ回路（24）に出力させると、第２のノア回路
（22）の出力レベル“L"が反転されて“H"レベルとな
り、識別信号S7としてデータバス（14）の“0"ビットに
出力される。従って、この特定のアドレスのデータの
“0"ビットを読み取ることにより、それが“H"レベルで
あることから内部リセット信号S5によるリセットであっ
たことを認識することができる。
始動させ、上記の特定のアドレスを指定すると共に識別
回路リード信号S8をCPU（11）から識別回路（16）のイ
ンバータ回路（24）に出力させると、第２のノア回路
（22）の出力レベル“L"が反転されて“H"レベルとな
り、識別信号S7としてデータバス（14）の“0"ビットに
出力される。従って、この特定のアドレスのデータの
“0"ビットを読み取ることにより、それが“H"レベルで
あることから内部リセット信号S5によるリセットであっ
たことを認識することができる。
このように、この実施例では、識別回路（16）が外部
リセット信号S4及び内部リセット信号S5のうちいずれか
一方を入力したときに、いずれの信号であるかを識別し
てその識別結果を第２のノア回路（22）の出力信号レベ
ルとして保持する。さらに、その後識別回路リード信号
S8によりインバータ回路（24）を介して識別結果を読み
取ることができる。すなわち、トラブルが発生してCPU
（11）にリセットがかかった場合に、このリセットが、
端末機からの外部リセット信号を受信したことによるの
か、監視タイマ（18）が作動したことによるのかを容易
に判別することができる。このため、トラブル発生原因
を除去して正常状態へ復帰させる作業が容易且つ迅速な
ものとなる。
リセット信号S4及び内部リセット信号S5のうちいずれか
一方を入力したときに、いずれの信号であるかを識別し
てその識別結果を第２のノア回路（22）の出力信号レベ
ルとして保持する。さらに、その後識別回路リード信号
S8によりインバータ回路（24）を介して識別結果を読み
取ることができる。すなわち、トラブルが発生してCPU
（11）にリセットがかかった場合に、このリセットが、
端末機からの外部リセット信号を受信したことによるの
か、監視タイマ（18）が作動したことによるのかを容易
に判別することができる。このため、トラブル発生原因
を除去して正常状態へ復帰させる作業が容易且つ迅速な
ものとなる。
尚、第１図のICカードは電磁波を利用した非接触型の
ICカードであるが、第３図に示すようにコネクタ（31）
を用いた接触型のICカードであってもよい。コネクタ
（31）にデータ入力回路（32）及びデータ出力回路（3
3）を介してCPU（11）が接続されている。これらデータ
入力回路（32）及びデータ出力回路（33）はそれぞれ第
１図のデータ受信回路（12）及びデータ送信回路（13）
に相当するものであるが、コネクタ（31）を介して端末
機（図示せず）とのデータの入出力を行うことからアン
テナ回路は不要であり内蔵していない。また、コネクタ
（31）はリセット受信手段となる外部リセット信号入力
端子（31a）を含んでおり、この入力端子（31a）が識別
回路（16）に接続されている。
ICカードであるが、第３図に示すようにコネクタ（31）
を用いた接触型のICカードであってもよい。コネクタ
（31）にデータ入力回路（32）及びデータ出力回路（3
3）を介してCPU（11）が接続されている。これらデータ
入力回路（32）及びデータ出力回路（33）はそれぞれ第
１図のデータ受信回路（12）及びデータ送信回路（13）
に相当するものであるが、コネクタ（31）を介して端末
機（図示せず）とのデータの入出力を行うことからアン
テナ回路は不要であり内蔵していない。また、コネクタ
（31）はリセット受信手段となる外部リセット信号入力
端子（31a）を含んでおり、この入力端子（31a）が識別
回路（16）に接続されている。
このような構成の接触型ICカードにおいても第１図の
非接触型ICカードと同様の効果が得られる。ただし、こ
の場合には外部リセット信号S4は端末機からコネクタ
（31）の入力端子（31a）を介して直接識別回路（16）
に入力される。
非接触型ICカードと同様の効果が得られる。ただし、こ
の場合には外部リセット信号S4は端末機からコネクタ
（31）の入力端子（31a）を介して直接識別回路（16）
に入力される。
以上説明したように、この発明に係るICカードは、デ
ータを処理するためのCPUと、データを記憶するための
メモリと、CPUとメモリとを接続するデータバスと、IC
カード外部からのデータを受信してCPUへ入力させるた
めのデータ受信回路と、CPUからの送信データを外部へ
送信するためのデータ送信回路と、ICカード外部から外
部リセット信号を受信するためのリセット受信手段と、
データ受信回路がICカード外部からデータを受信した後
一定時間を経過しても次のデータ受信がないときに内部
リセット信号を発生する監視タイマと、リセット受信手
段からの外部リセット信号及び監視タイマからの内部リ
セット信号のうちいずれか一方を入力したときにいずれ
の信号であるかを識別してその識別結果を保持し且つCP
Uにリセットをかけると共にCPUから識別回路リード信号
を入力すると保持していた識別結果をデータバスに出力
する識別回路とを備えているので、トラブルが発生して
CPUにリセットがかかった場合に、トラブル発生原因を
容易に解析することが可能となる。
ータを処理するためのCPUと、データを記憶するための
メモリと、CPUとメモリとを接続するデータバスと、IC
カード外部からのデータを受信してCPUへ入力させるた
めのデータ受信回路と、CPUからの送信データを外部へ
送信するためのデータ送信回路と、ICカード外部から外
部リセット信号を受信するためのリセット受信手段と、
データ受信回路がICカード外部からデータを受信した後
一定時間を経過しても次のデータ受信がないときに内部
リセット信号を発生する監視タイマと、リセット受信手
段からの外部リセット信号及び監視タイマからの内部リ
セット信号のうちいずれか一方を入力したときにいずれ
の信号であるかを識別してその識別結果を保持し且つCP
Uにリセットをかけると共にCPUから識別回路リード信号
を入力すると保持していた識別結果をデータバスに出力
する識別回路とを備えているので、トラブルが発生して
CPUにリセットがかかった場合に、トラブル発生原因を
容易に解析することが可能となる。
第１図はこの発明の一実施例に係るICカードを示すブロ
ック図、第２図は実施例における識別回路の内部構造を
示す回路図、第３図は他の実施例を示すブロック図、第
４図は従来のICカードを示すブロック図である。 図において、（11）はCPU、（12）はデータ受信回路、
（13）はデータ送信回路、（16）は識別回路、（17）は
リセット受信回路、（18）は監視タイマ、（31a）は外
部リセット信号入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
ック図、第２図は実施例における識別回路の内部構造を
示す回路図、第３図は他の実施例を示すブロック図、第
４図は従来のICカードを示すブロック図である。 図において、（11）はCPU、（12）はデータ受信回路、
（13）はデータ送信回路、（16）は識別回路、（17）は
リセット受信回路、（18）は監視タイマ、（31a）は外
部リセット信号入力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】データを処理するためのCPUと、 データを記憶するためのメモリと、 前記CPUと前記メモリとを接続するデータバスと、 ICカード外部からのデータを受信して前記CPUへ入力さ
せるためのデータ受信回路と、 前記CPUからの送信データを外部へ送信するためのデー
タ送信回路と、 ICカード外部から外部リセット信号を受信するためのリ
セット受信手段と、 前記データ受信回路がICカード外部からデータを受信し
た後一定時間を経過しても次のデータ受信がないときに
内部リセット信号を発生する監視タイマと、 前記リセット受信手段からの外部リセット信号及び前記
監視タイマからの内部リセット信号のうちいずれか一方
を入力したときにいずれの信号であるかを識別してその
識別結果を保持し且つ前記CPUにリセットをかけると共
に前記CPUから識別回路リード信号を入力すると保持し
ていた識別結果を前記データバスに出力する識別回路と を備えたことを特徴とするICカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102989A JP2527251B2 (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカ―ド |
| GB9018318A GB2243468B (en) | 1990-04-20 | 1990-08-21 | IC card |
| FR9010726A FR2661269B1 (fr) | 1990-04-20 | 1990-08-28 | Cartes a circuits integres. |
| US07/920,518 US5247163A (en) | 1990-04-20 | 1992-07-28 | IC card having a monitor timer and a reset signal discrimination circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102989A JP2527251B2 (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカ―ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043282A JPH043282A (ja) | 1992-01-08 |
| JP2527251B2 true JP2527251B2 (ja) | 1996-08-21 |
Family
ID=14342114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102989A Expired - Fee Related JP2527251B2 (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカ―ド |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2527251B2 (ja) |
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| GB (1) | GB2243468B (ja) |
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| JPH0528330A (ja) * | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 非接触型可搬担体及びその初期化方法 |
| DE4409286C1 (de) * | 1994-03-18 | 1995-08-10 | Audi Ag | Verfahren zum Erkennen der Ursache eines Reset-Vorgangs eines durch einen Mikroprozessor gesteuerten Systems sowie Schaltung zum Durchführen des Verfahrens |
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Family Cites Families (7)
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|---|---|---|---|---|
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| JPS59211143A (ja) * | 1983-05-17 | 1984-11-29 | Nissan Motor Co Ltd | マイクロコンピユ−タを用いた車両用制御回路 |
| US4586179A (en) * | 1983-12-09 | 1986-04-29 | Zenith Electronics Corporation | Microprocessor reset with power level detection and watchdog timer |
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| JPH0661682B2 (ja) * | 1986-11-28 | 1994-08-17 | いすゞ自動車株式会社 | シエ−ビングカツタ研削盤 |
| EP0335494B1 (en) * | 1988-03-29 | 1996-07-10 | Advanced Micro Devices, Inc. | Watchdog timer |
| EP0336432B1 (en) * | 1988-04-08 | 1993-06-30 | Toppan Printing Co., Ltd. | Information card system communicable in contactless manner |
-
1990
- 1990-04-20 JP JP2102989A patent/JP2527251B2/ja not_active Expired - Fee Related
- 1990-08-21 GB GB9018318A patent/GB2243468B/en not_active Expired - Fee Related
- 1990-08-28 FR FR9010726A patent/FR2661269B1/fr not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| GB2243468A (en) | 1991-10-30 |
| FR2661269B1 (fr) | 1995-01-06 |
| FR2661269A1 (fr) | 1991-10-25 |
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| JPH043282A (ja) | 1992-01-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |