JP2824872B2 - Ｉｃカードリーダ・ライタ - Google Patents
Ｉｃカードリーダ・ライタInfo
- Publication number
- JP2824872B2 JP2824872B2 JP2406310A JP40631090A JP2824872B2 JP 2824872 B2 JP2824872 B2 JP 2824872B2 JP 2406310 A JP2406310 A JP 2406310A JP 40631090 A JP40631090 A JP 40631090A JP 2824872 B2 JP2824872 B2 JP 2824872B2
- Authority
- JP
- Japan
- Prior art keywords
- card
- switch circuit
- transmission
- processor
- communication mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 claims description 45
- 230000004044 response Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣカードリーダ・
ライタに関し、詳しくは、通信モードが一線式のＩＣカ
ードと二線式のＩＣカードの双方に適用可能なＩＣカー
ドリーダ・ライタに関する。
ライタに関し、詳しくは、通信モードが一線式のＩＣカ
ードと二線式のＩＣカードの双方に適用可能なＩＣカー
ドリーダ・ライタに関する。
【０００２】
【従来の技術】現在、カード型の情報記憶媒体として、
磁気ストライプカード等に換わって、記憶容量が大きく
セキュリティ性の優れたＩＣカードが用いられてきてい
る。
磁気ストライプカード等に換わって、記憶容量が大きく
セキュリティ性の優れたＩＣカードが用いられてきてい
る。
【０００３】ＩＣカードに対してデータの読出し・書込
み等を行うＩＣカードリーダ・ライタは、ＲＯＭ，ＲＡ
Ｍ等の半導体メモリ、ＩＣカードへの読出し・書込み処
理等を行うプロセッサ、プロセッサとＩＣカードとの間
でデータの授受を行うインタフェース、キーボード、表
示部等で構成されている。
み等を行うＩＣカードリーダ・ライタは、ＲＯＭ，ＲＡ
Ｍ等の半導体メモリ、ＩＣカードへの読出し・書込み処
理等を行うプロセッサ、プロセッサとＩＣカードとの間
でデータの授受を行うインタフェース、キーボード、表
示部等で構成されている。
【０００４】ＩＣカードリーダ・ライタは、ＩＣカード
に対する接続端子として、電源供給端子、アース端子、
クロック端子、リセット端子、送受信端子等を備えてい
る。送受信端子は、データをシリアル伝送により送信又
は受信するためのものであり、１つの送受信端子で送信
と受信の両方を行う一線式のものと、２つの端子の一方
で送信を行い他方で受信を行う二線式のものがある。こ
れに対応して、ＩＣカードにも、入出力データ端子が１
つの一線式のものと、入力データ端子と出力データ端子
が別々の二線式のものがある。
に対する接続端子として、電源供給端子、アース端子、
クロック端子、リセット端子、送受信端子等を備えてい
る。送受信端子は、データをシリアル伝送により送信又
は受信するためのものであり、１つの送受信端子で送信
と受信の両方を行う一線式のものと、２つの端子の一方
で送信を行い他方で受信を行う二線式のものがある。こ
れに対応して、ＩＣカードにも、入出力データ端子が１
つの一線式のものと、入力データ端子と出力データ端子
が別々の二線式のものがある。
【０００５】
【発明が解決しようとする課題】つまり、従来技術で
は、一線式のＩＣカードリーダ・ライタには一線式のＩ
Ｃカードしか使用できず、二線式のＩＣカードリーダ・
ライタには二線式のＩＣカードしか使用できないため、
使用者は、各線式ごとにＩＣカードリーダ・ライタを用
意する必要がある。
は、一線式のＩＣカードリーダ・ライタには一線式のＩ
Ｃカードしか使用できず、二線式のＩＣカードリーダ・
ライタには二線式のＩＣカードしか使用できないため、
使用者は、各線式ごとにＩＣカードリーダ・ライタを用
意する必要がある。
【０００６】また、１台のＩＣカードリーダ・ライタを
両方の線式のＩＣカードに対応させるためには、ＩＣカ
ードの線式が変わるたびにＩＣカードリーダ・ライタの
ハードウエアを改造しなければならない。
両方の線式のＩＣカードに対応させるためには、ＩＣカ
ードの線式が変わるたびにＩＣカードリーダ・ライタの
ハードウエアを改造しなければならない。
【０００７】この発明は、このような従来技術の問題点
を解決するためのものであって、一線式用のＩＣカード
と二線式用のＩＣカードの双方に対応できるＩＣカード
リーダ・ライタを提供することを目的とする。
を解決するためのものであって、一線式用のＩＣカード
と二線式用のＩＣカードの双方に対応できるＩＣカード
リーダ・ライタを提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
のこの発明のＩＣカードリーダ・ライタの特徴は、ＩＣ
カードとの間でデータの送信又は受信をするための送受
信端子と、ＩＣカードへのデータの送信をするための送
信端子と、メモリと、プロセッサと、このプロセッサか
ら受けたパラレルデータをシリアルデータに変換して送
信ポートから出力し、受信ポートで受けたシリアルデー
タをパラレルデータに変換してプロセッサに出力するイ
ンタフェースとを備えたＩＣカードリーダ・ライタであ
って、送受信端子が第１のスイッチ回路を介して受信ポ
ートに接続され、送信ポートが第２のスイッチ回路を介
して送受信端子に接続されるとともに第３のスイッチ回
路を介して送信端子に接続され、通信モードが一線式か
二線式かの通信モード情報がメモリに記憶され、通信モ
ード情報が一線式の場合であってＩＣカードに対して送
信処理を行うときにはプロセッサが第１のスイッチ回路
と第３のスイッチ回路をオフするとともに第２のスイッ
チ回路をオンし、通信モード情報が一線式の場合であっ
てＩＣカードからのデータの受信処理を行うときにはプ
ロセッサが第１のスイッチ回路をオンするとともに第２
のスイッチ回路と第３のスイッチ回路をオフし、通信モ
ード情報が二線式の場合にはプロセッサが第１のスイッ
チ回路と第３のスイッチ回路をオンするとともに第２の
スイッチ回路をオフするものである。
のこの発明のＩＣカードリーダ・ライタの特徴は、ＩＣ
カードとの間でデータの送信又は受信をするための送受
信端子と、ＩＣカードへのデータの送信をするための送
信端子と、メモリと、プロセッサと、このプロセッサか
ら受けたパラレルデータをシリアルデータに変換して送
信ポートから出力し、受信ポートで受けたシリアルデー
タをパラレルデータに変換してプロセッサに出力するイ
ンタフェースとを備えたＩＣカードリーダ・ライタであ
って、送受信端子が第１のスイッチ回路を介して受信ポ
ートに接続され、送信ポートが第２のスイッチ回路を介
して送受信端子に接続されるとともに第３のスイッチ回
路を介して送信端子に接続され、通信モードが一線式か
二線式かの通信モード情報がメモリに記憶され、通信モ
ード情報が一線式の場合であってＩＣカードに対して送
信処理を行うときにはプロセッサが第１のスイッチ回路
と第３のスイッチ回路をオフするとともに第２のスイッ
チ回路をオンし、通信モード情報が一線式の場合であっ
てＩＣカードからのデータの受信処理を行うときにはプ
ロセッサが第１のスイッチ回路をオンするとともに第２
のスイッチ回路と第３のスイッチ回路をオフし、通信モ
ード情報が二線式の場合にはプロセッサが第１のスイッ
チ回路と第３のスイッチ回路をオンするとともに第２の
スイッチ回路をオフするものである。
【０００９】なお、一例として、通信モード情報の設定
については、ＩＣカードがＩＣカードリーダ・ライタに
リセット応答信号を送信したときに、プロセッサがその
リセット応答信号に含まれている通信モード情報を利用
し、それをメモリに記憶することで行うことができる。
については、ＩＣカードがＩＣカードリーダ・ライタに
リセット応答信号を送信したときに、プロセッサがその
リセット応答信号に含まれている通信モード情報を利用
し、それをメモリに記憶することで行うことができる。
【００１０】
【作用】ＩＣカードの電源をオンしたときに、例えばＩ
Ｃカードから送信されるリセット応答信号に含まれる通
信モード情報に基づいて、プロセッサが通信モードの切
換を行うため、一線式と二線式のいずれのＩＣカードも
使用することが可能となる。
Ｃカードから送信されるリセット応答信号に含まれる通
信モード情報に基づいて、プロセッサが通信モードの切
換を行うため、一線式と二線式のいずれのＩＣカードも
使用することが可能となる。
【００１１】
【実施例】図１は、この発明のＩＣカードリーダ・ライ
タの一実施例のブロック図である。プロセッサ（ＣＰ
Ｕ）１は、ＲＡＭ２、ＲＯＭ３、インタフェース５及び
図示されていないキーボードや表示部等とバス４によっ
て接続されている。ＲＯＭ３には、プロセッサ１がＩＣ
カードに対して行う読出し・書込み処理等の基本的な動
作を行うための処理プログラム等が格納されている。イ
ンタフェース５は、プロセッサ１から受けたパラレル信
号をシリアル信号に変換して送信ポートＴｘに出力し、
受信ポートＲｘで受けたシリアル信号をパラレル信号に
変換してプロセッサ２に送出する。なお、プロセッサ１
とインタフェース５とがワンチップ化されたマイクロプ
ロセッサとなっていてもよい。
タの一実施例のブロック図である。プロセッサ（ＣＰ
Ｕ）１は、ＲＡＭ２、ＲＯＭ３、インタフェース５及び
図示されていないキーボードや表示部等とバス４によっ
て接続されている。ＲＯＭ３には、プロセッサ１がＩＣ
カードに対して行う読出し・書込み処理等の基本的な動
作を行うための処理プログラム等が格納されている。イ
ンタフェース５は、プロセッサ１から受けたパラレル信
号をシリアル信号に変換して送信ポートＴｘに出力し、
受信ポートＲｘで受けたシリアル信号をパラレル信号に
変換してプロセッサ２に送出する。なお、プロセッサ１
とインタフェース５とがワンチップ化されたマイクロプ
ロセッサとなっていてもよい。
【００１２】ＩＣカードを接続するためのコネクタ部１
１は、送受信端子Ｃ1と送信端子Ｃ2 、その他の接続端
子（図示せず）を有している。ＩＣカードが一線式用の
場合には、送受信端子Ｃ1 とＩＣカード側の入出力デー
タ端子とが接続される。一方、ＩＣカードが二線式の場
合には、送受信端子Ｃ1 とＩＣカード側の出力データ端
子とが接続され、送信端子Ｃ2 とＩＣカード側の入力デ
ータ端子とが接続される。
１は、送受信端子Ｃ1と送信端子Ｃ2 、その他の接続端
子（図示せず）を有している。ＩＣカードが一線式用の
場合には、送受信端子Ｃ1 とＩＣカード側の入出力デー
タ端子とが接続される。一方、ＩＣカードが二線式の場
合には、送受信端子Ｃ1 とＩＣカード側の出力データ端
子とが接続され、送信端子Ｃ2 とＩＣカード側の入力デ
ータ端子とが接続される。
【００１３】送受信端子Ｃ1 は第１の３ステートバッフ
ァ回路Ｓ1 を介してインタフェース５の受信ポートＲｘ
に接続されている。インタフェース５の送信ポートＴｘ
は、第２の３ステートバッファ回路Ｓ2 を介して送受信
端子Ｃ1 に接続され、かつ第３の３ステートバッファ回
路Ｓ3 を介して送信端子Ｃ2 に接続されている。プロセ
ッサ１は、ＩＣカードとの間でデータの送受信を行うと
き、ＲＡＭ２に記憶されている通信モード情報に基づい
て通信モード切換ポートＰ1 及びＰ2 に通信モード切換
制御信号を出力し、インバータ７，８とＡＮＤゲート
９，１０等で構成された論理回路によって３ステートバ
ッファ回路Ｓ1 ，Ｓ2 ，Ｓ3 をオン・オフする。
ァ回路Ｓ1 を介してインタフェース５の受信ポートＲｘ
に接続されている。インタフェース５の送信ポートＴｘ
は、第２の３ステートバッファ回路Ｓ2 を介して送受信
端子Ｃ1 に接続され、かつ第３の３ステートバッファ回
路Ｓ3 を介して送信端子Ｃ2 に接続されている。プロセ
ッサ１は、ＩＣカードとの間でデータの送受信を行うと
き、ＲＡＭ２に記憶されている通信モード情報に基づい
て通信モード切換ポートＰ1 及びＰ2 に通信モード切換
制御信号を出力し、インバータ７，８とＡＮＤゲート
９，１０等で構成された論理回路によって３ステートバ
ッファ回路Ｓ1 ，Ｓ2 ，Ｓ3 をオン・オフする。
【００１４】図２は、この発明のＩＣカードリーダ・ラ
イタのＩＣカードに対する送受信処理のフローチャート
を表す図である。
イタのＩＣカードに対する送受信処理のフローチャート
を表す図である。
【００１５】まず、ＩＣカードリーダ・ライタは、３ス
テートバッファ回路Ｓ1 をオンし、ＩＣカードからの信
号の受信を可能にする（ステップ２０１）。つぎに、Ｉ
Ｃカードの電源をオンする（ステップ２０２）。このと
き、ＩＣカードは、イニシャライズ処理を行い、ＩＣカ
ードリーダ・ライタに対してリセット応答信号を送信す
る。このリセット応答信号には、ＩＣカードの通信モー
ドが一線式か二線式かの通信モード情報が含まれてい
る。ＩＣカードリーダ・ライタは、送受信端子Ｃ1 を介
してこのリセット応答信号を受信し（ステップ２０
３）、通信モード情報を抜出してＲＡＭ２に記憶する。
プロセッサ１は、その通信モード情報が一線式か二線式
かを判定し（ステップ２０４）、その結果に応じて以下
のような送受信処理を行う。
テートバッファ回路Ｓ1 をオンし、ＩＣカードからの信
号の受信を可能にする（ステップ２０１）。つぎに、Ｉ
Ｃカードの電源をオンする（ステップ２０２）。このと
き、ＩＣカードは、イニシャライズ処理を行い、ＩＣカ
ードリーダ・ライタに対してリセット応答信号を送信す
る。このリセット応答信号には、ＩＣカードの通信モー
ドが一線式か二線式かの通信モード情報が含まれてい
る。ＩＣカードリーダ・ライタは、送受信端子Ｃ1 を介
してこのリセット応答信号を受信し（ステップ２０
３）、通信モード情報を抜出してＲＡＭ２に記憶する。
プロセッサ１は、その通信モード情報が一線式か二線式
かを判定し（ステップ２０４）、その結果に応じて以下
のような送受信処理を行う。
【００１６】通信モード情報が一線式の場合には、プロ
セッサ１は、処理が終了したか否かを判定し（ステップ
２０５）、終了していないときには、通信モード切換ポ
ートＰ1 に“Ｌ”、Ｐ2 に“Ｈ”を出力して３ステート
バッファ回路Ｓ1 をオフ、Ｓ2 をオン、Ｓ3 をオフにす
る（ステップ２０６）。この結果、受信ポートＲｘ及び
送信端子Ｃ2 への送信ポートＴｘの影響が排除され、送
信ポートＴｘに出力された信号が送受信端子Ｃ1に伝達
されるようになる。そして、プロセッサ１はＩＣカード
に対して送信すべきコマンドやデータ等の送信処理を行
う（ステップ２０７）。つぎに、プロセッサ１は、通信
モード切換ポートＰ1 ，Ｐ2 の双方に“Ｌ”を出力して
３ステートバッファ回路Ｓ1 をオン、Ｓ2 をオフ、Ｓ3
をオフにする（ステップ２０８）。その結果、送信ポー
トＴｘへの影響を排除して、送受信端子Ｃ1 で受けた信
号が受信ポートＲｘに伝達されるようになる。そして、
プロセッサ１はＩＣカードから送信された応答信号の受
信処理を行う（ステップ２０９）。この後、ステップ２
０５に戻り、処理が終了した場合には終了し、終了して
いない場合にはステップ２０６からステップ２０８まで
の送受信処理を繰り返す。
セッサ１は、処理が終了したか否かを判定し（ステップ
２０５）、終了していないときには、通信モード切換ポ
ートＰ1 に“Ｌ”、Ｐ2 に“Ｈ”を出力して３ステート
バッファ回路Ｓ1 をオフ、Ｓ2 をオン、Ｓ3 をオフにす
る（ステップ２０６）。この結果、受信ポートＲｘ及び
送信端子Ｃ2 への送信ポートＴｘの影響が排除され、送
信ポートＴｘに出力された信号が送受信端子Ｃ1に伝達
されるようになる。そして、プロセッサ１はＩＣカード
に対して送信すべきコマンドやデータ等の送信処理を行
う（ステップ２０７）。つぎに、プロセッサ１は、通信
モード切換ポートＰ1 ，Ｐ2 の双方に“Ｌ”を出力して
３ステートバッファ回路Ｓ1 をオン、Ｓ2 をオフ、Ｓ3
をオフにする（ステップ２０８）。その結果、送信ポー
トＴｘへの影響を排除して、送受信端子Ｃ1 で受けた信
号が受信ポートＲｘに伝達されるようになる。そして、
プロセッサ１はＩＣカードから送信された応答信号の受
信処理を行う（ステップ２０９）。この後、ステップ２
０５に戻り、処理が終了した場合には終了し、終了して
いない場合にはステップ２０６からステップ２０８まで
の送受信処理を繰り返す。
【００１７】一方、通信モード情報が二線式に場合に
は、プロセッサ１は、ステップ２０４からステップ２１
０に移り、通信モード切換ポートＰ1 に“Ｈ”、Ｐ2 に
“Ｌ”を出力して３ステートバッファ回路Ｓ1 をオン、
Ｓ2 をオフ、Ｓ3 をオンにする。その結果、送信ポート
Ｔｘと送受信端子Ｃ1 の相互の影響が排除され、送受信
端子Ｃ1 で受けた信号が受信ポートＲｘに伝達され、送
信ポートＴｘに出力された信号が送信端子Ｃ2 に伝達さ
れるようになる。つぎに、プロセッサ１は、処理が終了
したか否かを判定する（ステップ２１１）。処理が終了
していない場合にはＩＣカードに対する送信処理を行い
（ステップ２１２）、さらに、ＩＣカードからの応答信
号の受信処理を行い（ステップ２１３）、その後、ステ
ップ２１１に戻る。そして、処理が終了した場合には終
了し、終了していない場合にはステップ２１２とステッ
プ２１３の送受信処理を繰り返す。
は、プロセッサ１は、ステップ２０４からステップ２１
０に移り、通信モード切換ポートＰ1 に“Ｈ”、Ｐ2 に
“Ｌ”を出力して３ステートバッファ回路Ｓ1 をオン、
Ｓ2 をオフ、Ｓ3 をオンにする。その結果、送信ポート
Ｔｘと送受信端子Ｃ1 の相互の影響が排除され、送受信
端子Ｃ1 で受けた信号が受信ポートＲｘに伝達され、送
信ポートＴｘに出力された信号が送信端子Ｃ2 に伝達さ
れるようになる。つぎに、プロセッサ１は、処理が終了
したか否かを判定する（ステップ２１１）。処理が終了
していない場合にはＩＣカードに対する送信処理を行い
（ステップ２１２）、さらに、ＩＣカードからの応答信
号の受信処理を行い（ステップ２１３）、その後、ステ
ップ２１１に戻る。そして、処理が終了した場合には終
了し、終了していない場合にはステップ２１２とステッ
プ２１３の送受信処理を繰り返す。
【００１８】通信モード情報が格納されるメモリとして
実施例ではＲＡＭを例にあげて説明したが、他の種類の
メモリであってもよく、例えばレジスタであってもよ
い。
実施例ではＲＡＭを例にあげて説明したが、他の種類の
メモリであってもよく、例えばレジスタであってもよ
い。
【００１９】また、ＩＣカードリーダ・ライタがホスト
コンピュータとの接続手段を有するものである場合に
は、ホストコンピュータからのコマンドにより通信モー
ド情報を設定・変更できるようにすることも可能であ
る。
コンピュータとの接続手段を有するものである場合に
は、ホストコンピュータからのコマンドにより通信モー
ド情報を設定・変更できるようにすることも可能であ
る。
【００２０】
【発明の効果】以上の説明のとおり、この発明のＩＣカ
ードリーダ・ライタにあっては、ＩＣカードから送信さ
れるリセット応答信号に含まれている通信モード情報に
基づいて、プロセッサが通信モードの切換を行うため、
一線式と二線式のいずれのＩＣカードも使用することが
可能となる。その結果、ＩＣカード対応時のフレキビリ
ティを向上させることができる。
ードリーダ・ライタにあっては、ＩＣカードから送信さ
れるリセット応答信号に含まれている通信モード情報に
基づいて、プロセッサが通信モードの切換を行うため、
一線式と二線式のいずれのＩＣカードも使用することが
可能となる。その結果、ＩＣカード対応時のフレキビリ
ティを向上させることができる。
【図１】この発明のＩＣカードリーダ・ライタの一実施
例のブロック図である。
例のブロック図である。
【図２】この発明のＩＣカードリーダ・ライタのＩＣカ
ードに対する送受信処理のフローチャートを表す図であ
る。
ードに対する送受信処理のフローチャートを表す図であ
る。
１ プロセッサ ２ ＲＡＭ ３ ＲＯＭ ４ バス ５ インタフェース ６ コネクタ部 ７ インバータ ８ インバータ ９ ＡＮＤゲート １０ ＡＮＤゲート
フロントページの続き (72)発明者 高橋 武博 大阪府茨木市丑寅一丁目１番88号 日立 マクセル株式会社内 (56)参考文献 特開 昭63−251878（ＪＰ，Ａ) 特開 昭63−158681（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06K 17/00 G06K 19/00 - 19/077
Claims (3)
- 【請求項１】 ＩＣカードとの間でデータの送信または
受信をするための送受信端子と、前記ＩＣカードへのデ
ータの送信をするための送信端子と、メモリと、プロセ
ッサと、このプロセッサから受けたパラレルデータをシ
リアルデータに変換して送信ポートから出力し、受信ポ
ートで受けたシリアルデータをパラレルデータに変換し
て前記プロセッサに出力するインタフェースとを備えた
ＩＣカードリーダ・ライタであって、前記送受信端子が
前記プロセッサからの制御信号に基づいてオン又はオフ
する第１のスイッチ回路を介して前記受信ポートに接続
され、前記送信ポートが前記制御信号に基づいてオン又
はオフする第２のスイッチ回路を介して前記送受信端子
に接続されるとともに前記制御信号に基づいてオン又は
オフする第３のスイッチ回路を介して前記送信端子に接
続され、通信モードが一線式か二線式かの通信モード情
報が前記メモリに記憶され、前記プロセッサは、前記通
信モード情報が一線式の場合であって前記ＩＣカードに
対して送信処理を行うときには第１のスイッチ回路と第
３のスイッチ回路をオフするとともに第２のスイッチ回
路をオンし、前記通信モード情報が一線式の場合であっ
て前記ＩＣカードからのデータの受信処理を行うときに
は第１のスイッチ回路をオンするとともに第２のスイッ
チ回路と第３のスイッチ回路をオフし、前記通信モード
情報が二線式の場合には第１のスイッチ回路と第３のス
イッチ回路をオンするとともに第２のスイッチ回路をオ
フすることを特徴とするＩＣカードリーダ・ライタ。 - 【請求項２】 請求項１記載のＩＣカードが請求項１記
載のＩＣカードリーダ・ライタにリセット応答信号を送
信したとき、請求項１記載のプロセッサは、前記リセッ
ト応答信号に含まれている請求項１記載の通信モード情
報を請求項１記載のメモリに記憶することを特徴とする
請求項１記載のＩＣカードリーダ・ライタ。 - 【請求項３】 請求項１記載のインタフェースが請求項
１記載のプロセッサの内部回路として内蔵されているこ
とを特徴とする請求項１記載のＩＣカードリーダ・ライ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406310A JP2824872B2 (ja) | 1990-12-06 | 1990-12-06 | Ｉｃカードリーダ・ライタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2406310A JP2824872B2 (ja) | 1990-12-06 | 1990-12-06 | Ｉｃカードリーダ・ライタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213182A JPH04213182A (ja) | 1992-08-04 |
| JP2824872B2 true JP2824872B2 (ja) | 1998-11-18 |
Family
ID=18515923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2406310A Expired - Fee Related JP2824872B2 (ja) | 1990-12-06 | 1990-12-06 | Ｉｃカードリーダ・ライタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2824872B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3813849B2 (ja) * | 2001-09-14 | 2006-08-23 | 株式会社東芝 | カード装置 |
| JP4550860B2 (ja) * | 2007-05-14 | 2010-09-22 | 株式会社東芝 | 複合ｉｃカード及び複合ｉｃカード用ｉｃモジュール |
-
1990
- 1990-12-06 JP JP2406310A patent/JP2824872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04213182A (ja) | 1992-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7703688B2 (en) | Method of communication between a smart card and a host station | |
| EP0409241B1 (en) | Ic card with additional terminals and method of controlling the ic card | |
| US5860021A (en) | Single chip microcontroller having down-loadable memory organization supporting "shadow" personality, optimized for bi-directional data transfers over a communication channel | |
| EP1548607B1 (en) | Method of providing a microcontroller having an N-bit data bus width and a number of pins being equal or less than N | |
| JP2778222B2 (ja) | 半導体集積回路装置 | |
| CN107291647A (zh) | Dsp读取扩展串口中接收通道数据的方法 | |
| JP2837645B2 (ja) | メモリカードまたはチップカードの読み取り機システム | |
| EP0919932B1 (en) | Expansion card | |
| JP2000181858A (ja) | Ｉｃカ―ド読取インタ―フェ―スを備えた汎用非同期送受信器およびそれを応用したｉｃカ―ド読取システム | |
| US4669044A (en) | High speed data transmission system | |
| JP2824872B2 (ja) | Ｉｃカードリーダ・ライタ | |
| US6622191B1 (en) | Computer system | |
| CN112116054A (zh) | 一种多芯片集成卡 | |
| US20020109675A1 (en) | Keyboard incorporating memory card reading device | |
| US6052746A (en) | Integrated circuit having programmable pull device configured to enable/disable first function in favor of second function according to predetermined scheme before/after reset | |
| JP2527251B2 (ja) | Ｉｃカ―ド | |
| CN206908595U (zh) | Can芯片以及电子设备 | |
| JP2824871B2 (ja) | Ｉｃカード | |
| JP2002251367A (ja) | カードデバイス | |
| US6885217B2 (en) | Data transfer control circuitry including FIFO buffers | |
| JP3161370B2 (ja) | ポート兼用回路 | |
| JPH02158825A (ja) | Ｉｃカード装置 | |
| KR950004949B1 (ko) | 키폰 주장치의 메인카드와 로칼카드간의 고속 데이타 송/수신 회로 | |
| JPH06243306A (ja) | Ｉｃカード | |
| JP3378022B2 (ja) | Ｉｃカード端末装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070911 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080911 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080911 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090911 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100911 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100911 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100911 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |