JP3161370B2 - ポート兼用回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にマイクロコンピュータのポート兼用回路に関
する。

【０００２】

【従来の技術】マイクロコンピュータ、特に、１つのマ
イクロコンピュータに各種周辺回路を内蔵しほとんどの
制御を行うシングルチップマイクロコンピュータにおい
ては、タイマ、シリアルインタフェース、割り込みコン
トローラなどの周辺機能とともに、１ビット単位あるい
はバイト単位で入出力の制御が行えるポート機能は必須
なものとなっている。一般に、シングルチップマイクロ
コンピュータにおいて、総端子数の制限からポート端子
は、他の周辺機能用端子とマルチプレクスされることが
多い。すなわち、ユーザがある周辺機能よりもポート機
能を使用したい場合は、当該端子をポート端子として選
択する。この場合、選択されなかった周辺機能はそのユ
ーザにとっては不要な機能ということになる。一方、ユ
ーザが周辺機能の方を選択した場合にはポート機能が無
駄になってしまう。

【０００３】すなわち、端子はポート端子と周辺機能端
子がマルチプレクスされているが、ポート機能と周辺機
能のロジック部分はそれぞれ独立に有しており、選択さ
れなかった方のロジックが無駄になってしまう。

【０００４】周辺機能の中でも、ポート機能と、機能
的、ロジック（論理）的に比較的類似している機能につ
いてロジック部の兼用化が考えられてきた。例えば特開
平２−２７８３５９号公報には、各バッファやラッチを
入出力ポートとデータバッファポートで共有化して、ポ
ート機能とパラレルインタフェース機能の兼用する回路
が提案されている。

【０００５】図５に、この従来のポート兼用パラレルイ
ンタフェース回路の構成を示す。図３において、１はポ
ートおよびパラレルインタフェース兼用端子、２はデー
タバスへのＲＤ（読み出し）信号線、３はデータバスか
らのＷＲ（書き込み）信号線、４、５はデータラッチ、
６、７はデータバッファ、８、９、１０、１１、１４は
組み合わせ回路、１２は出力モードか入力モードかを選
択するラッチ、１３はポートモードかパラレルインタフ
ェースモードかを選択するラッチ、１５はアドレスデコ
ーダ、１６は内部データバス、１７は内部アドレスバ
ス、１８は内部ＲＤ信号線、１９は内部ＷＲ信号線であ
る。

【０００６】まず、パラレルインタフェースモードを選
択すると、ラッチ１３は“０”となり、組み合わせ回路
８、９は外部からの制御信号２、３が有効となる。すな
わち、パラレルインタフェース機能として、信号線２が
“１”となり、読み出し指示があると、ラッチ４のデー
タが、データバッファ６がオン状態になって端子１に出
力される。また、信号線３が“１”となると、端子１か
ら入力されたデータがラッチ５にラッチされる。

【０００７】ラッチ５に保持されたデータはパラレルイ
ンタフェースへの読み出し命令によりＯＲゲート１４の
出力が“１”となり、内部ＲＤ信号線１８も“１”とな
ることにより、内部データバス１６へ読み出される。ま
た、ラッチ４への書込みもパラレルインタフェースへの
書込み命令によりＡＮＤゲート１０が“１”となること
により書き込まれる。

【０００８】次にポートモードを選択すると、ラッチ１
３は“１”となり、組み合わせ回路８、９はポートモー
ドの入出力を選択するラッチ１２のデータが有効とな
る。すなわち、ラッチ１２が“０”となり、出力モード
の場合、ラッチ４のデータがデータバッファ６がオン状
態になって端子１に出力される。

【０００９】また、ラッチ１２が“１”となり入力モー
ドの場合、端子１から入力されたデータがラッチ５にラ
ッチされる。ラッチ５に保持されたデータはポートレジ
スタへの読み出し命令によりＯＲゲート１４の出力が
“１”となり内部ＲＤ信号線１８も“１”となることに
より内部データバス１６へ読み出される。また、ラッチ
４への書込みもポートレジスタへの書込み命令によりＡ
ＮＤゲート１０が“１”となることにより書き込まれ
る。

【００１０】このように外部端子を通してデータの入出
力を行い、出力ラッチと入力ラッチをもつパラレルイン
タフェースのような比較的ポート機能に類似した機能と
のロジック部分の兼用化が従来行われてきた。

【００１１】

【発明が解決しようとする課題】シングルチップマイク
ロコンピュータにおいて、ポート機能はほとんどすべて
の周辺機能端子とのマルチプレクス化が一般的に行われ
ている。このため、図５を参照して説明したようなパラ
レルインタフェース機能との回路の兼用化をシングルチ
ップコンピュータに適用しても、その効果は薄い。すな
わち、パラレルインタフェース以外のタイマ、シリアル
インタフェース、割り込みコントローラなどといった汎
用の周辺機能との兼用化を考える必要がある。

【００１２】図６に、８ビットの制御レジスタをもつ汎
用の周辺機能と４本のポート機能を有する構成の一例を
示す。図６において、１、２０、２１、２２はポートお
よび周辺機能兼用端子、４、５はデータラッチ、６、７
はデータバッファ、１０、１１、２７、２８はＡＮＤゲ
ート、１２は出力モードか入力モードかを選択するラッ
チ、１３はポートモードかパラレルインタフェースモー
ドかを選択するラッチ、１５はアドレスデコーダ、１６
は内部データバス、１７は内部アドレスバス、１８は内
部ＲＤ信号線、１９は内部ＷＲ信号線、５０は周辺レジ
スタ選択信号線、５１はポートレジスタ選択信号線、２
６は周辺レジスタである。

【００１３】このように制御レジスタやステータスレジ
スタなどを有する一般の周辺機能とポート機能のロジッ
ク部分の兼用化は行われていず、それぞれポートレジス
タとしての入出力ラッチ、周辺レジスタとしてのラッチ
を有し、それぞれデータバスに接続されていた。

【００１４】したがって、本発明の目的は、このような
汎用の周辺機能が有するレジスタとポート機能のロジッ
ク部分あるいはラッチ部分の兼用化を可能とするポート
兼用回路を提供することにある。

【００１５】

【課題を解決するための手段】前記目的を達成するた
め、本発明のポート兼用回路は、各周辺機能が有する制
御レジスタやステータスレジスタなどの第１の記憶手段
と、ポートモードと周辺機能モードを切り替える第２の
記憶手段と、ポートモード時に入力モードと出力モード
を切り替える第３の記憶手段と、前記第１の記憶手段へ
書込みを指示する制御信号と、前記第１の記憶手段から
の読み出しを指示する制御信号と、ポートモード時に前
記第１の記憶手段の特定のビットを内部データバスから
切り離す制御手段と、ポートモード時に内部データバス
から切り離された前記特定のビットを内部データバスに
接続されているビットに接続する制御手段と、各周辺機
能レジスタおよびポートレジスタの選択信号を発生する
アドレスデコーダとを有する。

【００１６】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、各周辺機能が有する制御レジスタやステータスレジ
スタなどの第１の記憶手段（図１の４、５）と、ポート
モードと周辺機能モードを切り替える第２の記憶手段
（図１の１３）と、ポートモード時に入力モードと出力
モードを切り替える第３の記憶手段（図１の１２）と、
第１の記憶手段へ書込みを指示する制御信号（図１の１
８）と、前記第１の記憶手段からの読み出しを指示する
制御信号（図１の１９）と、ポートモード時に、前記第
１の記憶手段の特定のビットを内部データバスから切り
離す制御手段（図１のＴ１〜Ｔ４）と、ポートモード時
に、内部データバスから切り離された前記特定のビット
を内部データバスに接続されているビットに接続する制
御手段（図１の７）と、各周辺機能レジスタおよびポー
トレジスタの選択信号を発生するアドレスデコーダ（図
１の１５）と、を有し、周辺レジスタ機能をポートレジ
スタ機能と兼用するようにしたものである。

【００１７】より詳細には、本発明は、その好ましい実
施の形態において、一の外部端子と内部データバス間
に、周辺機能部のレジスタの２ビット分を構成する第
１、第２のラッチ回路を少なくとも備え、前記第１のラ
ッチ回路は前記外部端子に、オン・オフ制御される出力
バッファを介して接続され、前記第２のラッチ回路は前
記外部端子に接続され、前記第１のラッチ回路は内部デ
ータバスの一のビットに第１の信号線を介して接続さ
れ、前記第２のラッチ回路は、前記内部データバスの他
のビットへの接続が第１のスイッチ手段で制御される第
２の信号線に接続され、前記第１の信号線と第２の信号
線との接続は第２のスイッチ手段のオン・オフで制御さ
れ、周辺機能モード時には、前記第１のスイッチ手段は
オン状態にされ、前記第２のスイッチ手段はオフ状態と
され、前記レジスタの２ビット分を構成する第１、第２
のラッチ回路と前記データバスとの間で前記第１、第２
の信号線を介して２ビットデータの書き込み及び読み込
みが行われ、ポート機能モード時には、前記第１のスイ
ッチ手段はオフ状態とされ、前記第２のスイッチ手段及
び前記出力バッファはともにオン状態とされ、前記内部
データバスの前記一のビットのデータは前記第１の信号
線を介して前記第１のラッチ回路でラッチされ前記出力
バッファを介して前記外部端子に出力されると共に、前
記外部端子から入力したデータは前記第２のラッチ回路
でラッチされ、前記第２のスイッチ手段を介して前記第
１の信号線側に伝達されて前記内部データバスの前記一
のビットに供給される、ことを特徴とする。

【００１８】また、本発明は、その好ましい実施の形態
において、一の外部端子と内部データバス間に、周辺機
能部の制御レジスタ等のレジスタの２ビット分を構成す
る第１、第２のラッチ回路を少なくとも備え、前記第１
のラッチ回路は前記外部端子に、オン・オフ制御される
出力バッファを介して接続され、前記第２のラッチ回路
は前記外部端子に接続され、前記第１のラッチ回路は前
記内部データバスの一のビットへの接続が第１のスイッ
チ手段で制御される第１の信号線に接続され、前記第２
のラッチ回路は内部データバスの他のビットに第２の信
号線を介して接続され、前記第１の信号線と第２の信号
線との接続のオン／オフが第２のスイッチ手段で制御さ
れ、周辺機能モード時には、前記第１のスイッチ手段は
オン状態にされ、前記第２のスイッチ手段及はオフ状態
とされ、前記レジスタの２ビット分を構成する第１、第
２のラッチ回路と前記データバスとの間で前記第１、第
２の信号線を介して２ビットデータの書き込み及び読み
込みが行われ、ポート機能モード時には、前記第１のス
イッチ手段はオフ状態とされ、前記第２のスイッチ手段
及び前記出力バッファはともにオン状態とされ、前記内
部データバスの前記他のビットのデータは前記第２の信
号線から前記第２のスイッチ手段を介して前記第１のラ
ッチ回路に入力されてラッチされ、前記バッファを介し
て前記外部端子に出力されると共に、前記外部端子から
入力したデータは前記第２のラッチ回路でラッチされ前
記第２の信号線から前記内部データバスの前記他のビッ
トに供給される、ことを特徴とする。

【００１９】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００２０】［実施例１］図１は、本発明の第１の実施
例の構成を示す図である。図１において、１、２０、２
１、２２はポートおよび周辺機能兼用端子、４、５はデ
ータラッチ、６、７はデータバッファ、１０、１１、２
７、２８はＡＮＤゲート、１２はポートモード時に出力
モードか入力モードかを選択するラッチ、１３はポート
モードか周辺機能モードかを選択するラッチ、１５はア
ドレスデコーダ、１６は内部データバス、１７は内部ア
ドレスバス、１８は内部ＲＤ信号線、１９は内部ＷＲ信
号線、５０は周辺レジスタ選択信号線、５１はポートレ
ジスタ選択信号線、３７はデータバス１６のビット７と
接続する信号線、３０〜３６はデータバス１６のビット
７〜０と接続する信号線である。なお、信号線３０、３
２、３４、３６はラッチ１３の出力をインバータで反転
した信号を制御端子に入力とするトランスファ回路Ｔ１
〜Ｔ４のオン・オフによりデータバス１６への接続が制
御される。

【００２１】まず、周辺機能モードの場合、ラッチ１３
は“０”となり、トランスファ回路がオン状態となり、
信号線３６、３４、３２、３０はデータバス１６と接続
される。周辺レジスタへの書込み時は、アドレスデコー
ダ１５からの周辺レジスタ選択信号線５０と、内部ＷＲ
信号線１９が“１”となり、ＡＮＤゲート２７の出力が
“１”となって、ラッチ４、５をはじめとする制御レジ
スタへ、データバス１６からデータが書き込まれる。

【００２２】周辺レジスタからの読み出し時は、アドレ
スデコーダ１５からの周辺レジスタ選択信号線５０と、
内部ＲＤ信号線１８が“１”となり、ＡＮＤゲート２８
の出力が“１”となって、ラッチ４、５をはじめとする
制御レジスタからデータバス１６へデータが読み出され
る。

【００２３】次にポートモードの場合、ラッチ１３は
“１”となり、トランスファ回路Ｔ１〜Ｔ４がオフとな
り、信号線３６、３４、３２、３０はデータバス１６か
ら切り離される。

【００２４】まずポートレジスタへの書込み時には、ア
ドレスデコーダ１５からのポートレジスタ選択信号線５
１と内部ＷＲ信号線１９が“１”となり、ＡＮＤゲート
１０の出力が“１”となって、ラッチ４へデータバス１
６のビット７のデータが書き込まれる。この時、バッフ
ァ７はオフ状態である。

【００２５】ポートレジスタからの読み出し時は、アド
レスデコーダ１５からのポートレジスタ選択信号線５１
と、内部ＲＤ信号線１８が“１”となり、ＡＮＤゲート
１１の出力が“１”となって、バッファ７がオン状態と
なり、ラッチ５からデータバス１６のビット７へデータ
が読み出される。

【００２６】ラッチ１２が“０”で、ポートが出力モー
ドとして設定されている場合には、ＡＮＤゲート８の出
力が“１”となりバッファ６がオン状態となり、端子１
へデータが出力される。

【００２７】一方ラッチ１２が“１”で入力モードとし
て設定されている場合には、ＡＮＤゲート９が“１”と
なり、端子１のデータがラッチ５にラッチされる。

【００２８】このように周辺レジスタの２ビットを、ポ
ートの出力ラッチ、入力ラッチと兼用することができ
る。

【００２９】［実施例２］図２は、本発明の第２の実施
例の構成を示す図である。図２を参照すると、本実施例
が、図１に示した前記第１の実施例と相違する点は、ポ
ートモード時に、信号線３７、３５、３３、３１をデー
タバス１６から切り離す点である。周辺機能モード時
は、前記第１の実施例と全く同一動作であるので説明を
省略する。以下では、ポートモード時の動作について簡
単に動作を説明する。

【００３０】ポートモードの場合、ラッチ１３は“１”
となり、信号線３７、３５、３３、３１はデータバス１
６から切り離される。

【００３１】まずポートレジスタへの書込み時は、アド
レスデコーダ１５からのポートレジスタ選択信号線５１
と、内部ＷＲ信号線１９が“１”となり、ＡＮＤゲート
１０の出力が“１”となって、バッファ７がオンし、ラ
ッチ４へデータバス１６のビット６のデータが書き込ま
れる。

【００３２】ポートレジスタからの読み出し時には、ア
ドレスデコーダ１５からのポートレジスタ選択信号線５
１と、内部ＲＤ信号線１８が“１”となり、ＡＮＤゲー
ト１１の出力が“１”となって、ラッチ５からデータバ
ス１６のビット６へデータが読み出される。

【００３３】ラッチ１２が“０”でポートが出力モード
として設定されている場合には、バッファ６がオン状態
となり、端子４０へデータが出力される。

【００３４】一方、ラッチ１２が“１”で入力モードと
して設定されている場合には、ＡＮＤゲート９の出力が
“１”となり、端子４０のデータがラッチ５にラッチさ
れる。

【００３５】前記第１の実施例では、ポートＰ７、Ｐ
５、Ｐ３、Ｐ１がデータバス１６のビット７、５、３、
１と接続されているため、図５に示すように、ビット
６、４、２、０が不定状態となるが、本実施例では、ビ
ット６、４、２、０に、ポートＰ６、Ｐ４、Ｐ２、Ｐ０
を割り当てることができる。すなわち、図１と図２をあ
わせて使用することにより、周辺機能がもつ２つのレジ
スタを使用して、図６に示すように、１バイト分のポー
トレジスタを構成することが可能になる。

【００３６】以上説明したように、上記した実施例によ
れば、汎用の周辺機能が有するレジスタなどのラッチと
ポート機能のラッチを兼用することができるため、広範
囲に適用でき構成するハードウェア規模を縮減すること
ができる。

【００３７】また、今日マイクロコンピュータの高速化
は目覚しいものがあり、周辺バスのアクセススピードも
高速化を求められている。周辺バスは内蔵する周辺機能
が多いほど負荷容量が大きくなり高速化の妨げとなる。
上記実施例のポート兼用回路によれば、ポートレジスタ
と周辺レジスタを兼用することにより、従来方式にくら
べ、負荷容量を３３％削減できることになる。

【００３８】

【発明の効果】以上説明したように本発明のポート兼用
回路によれば、汎用の周辺機能が有するレジスタなどの
記憶手段とポート機能の記憶手段を兼用することができ
るため、広範囲に適用でき構成するハードウェアを大幅
に縮減することができる。

【００３９】また、本発明のポート兼用回路によれば、
ポートレジスタと周辺レジスタを兼用することにより、
負荷容量を大幅に削減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】本発明の第２の実施例の構成を示すブロック図
である。

【図３】本発明の第１の実施例のポートデータフォーマ
ットを示す図である。

【図４】本発明の第２の実施例のポートデータフォーマ
ットを示す図である。

【図５】従来のポート兼用回路の構成を示すブロック図
である。

【図６】従来のポート回路と汎用周辺機能の構成を示す
ブロック図である。

【符号の説明】

１、２０、２１、２２、４０、４１、４２ ポート兼用
端子 ２ データバスへのＲＤ信号線 ３ データバスからのＷＲ信号線 ４、５ データラッチ ６、７ データバッファ ８、９、１０、１１、１４、２７、２８ 組み合わせ回
路 １２ 出力モードか入力モードかを選択するラッチ １３ ポートモードかパラレルインタフェースモードか
を選択するラッチ １５ アドレスデコーダ １６ 内部データバス １７ 内部アドレスバス １８ 内部ＲＤ信号線 １９ 内部ＷＲ信号線 ２６ 周辺機能レジスタ ３７ データバス１６のビット７と接続する信号線 ３６ データバス１６のビット６と接続する信号線 ３５ データバス１６のビット５と接続する信号線 ３４ データバス１６のビット４と接続する信号線 ３３ データバス１６のビット３と接続する信号線 ３２ データバス１６のビット２と接続する信号線 ３１ データバス１６のビット１と接続する信号線 ３０ データバス１６のビット０と接続する信号線 ５０ 周辺レジスタ選択信号線 ５１ ポートレジスタ選択信号線

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】タイマー、シリアルインタフェース、割り
   込みコントローラなどの周辺機能を内蔵する半導体装置
   において、 各周辺機能が有する制御レジスタやステータスレジスタ
   などよりなる第１の記憶手段と、 ポートモードと周辺機能モードを切り替える第２の記憶
   手段と、 ポートモード時に入力モードと出力モードを切り替える
   第３の記憶手段と、 前記第１の記憶手段へ書込みを指示する制御信号と、 前記第１の記憶手段からの読み出しを指示する制御信号
   と、 ポートモード時に、前記第１の記憶手段の特定のビット
   を内部データバスから切り離す制御手段と、 ポートモード時に、内部データバスから切り離された前
   記特定のビットを内部データバスに接続されているビッ
   トに接続する制御手段と、 各周辺機能レジスタおよびポートレジスタの選択信号を
   発生するアドレスデコーダと、 を有し、 周辺レジスタ機能をポートレジスタ機能と兼用する、こ
   とを特徴とするポート兼用回路。
2. 【請求項２】前記第１の記憶手段の２ビットで１ポート
   機能を兼用する、ことを特徴とする請求項１記載のポー
   ト兼用回路。
3. 【請求項３】前記第１の記憶手段２組で１データバス分
   のポート機能を兼用する、ことを特徴とする請求項１、
   又は２記載のポート兼用回路。
4. 【請求項４】一の外部端子と内部データバス間に、周辺
   機能部のレジスタの２ビット分を構成する第１、第２の
   ラッチ回路を少なくとも備え、 前記第１のラッチ回路は前記外部端子に、オン・オフ制
   御される出力バッファを介して接続され、前記第２のラ
   ッチ回路は前記外部端子に接続され、 前記第１のラッチ回路は、前記内部データバスの一のビ
   ットに第１の信号線を介して接続され、 前記第２のラッチ回路は、前記内部データバスの他のビ
   ットへの接続が第１のスイッチ手段で制御される第２の
   信号線に接続され、 前記第１の信号線と第２の信号線との接続は第２のスイ
   ッチ手段のオン・オフで制御され、 周辺機能モード時には、前記第１のスイッチ手段はオン
   状態にされ、前記第２のスイッチ手段はオフ状態とさ
   れ、前記レジスタの２ビット分を構成する第１、第２の
   ラッチ回路と前記データバスとの間で前記第１、第２の
   信号線を介して２ビットデータの書き込み及び読み込み
   が行われ、 ポート機能モード時には、前記第１のスイッチ手段はオ
   フ状態とされ、前記第２のスイッチ手段及び前記出力バ
   ッファはともにオン状態とされ、 前記内部データバスの前記一のビットのデータは前記第
   １の信号線を介して前記第１のラッチ回路でラッチされ
   前記出力バッファを介して前記外部端子に出力されると
   共に、前記外部端子から入力したデータは前記第２のラ
   ッチ回路でラッチされ、前記第２のスイッチ手段を介し
   て前記第１の信号線側に伝達されて前記内部データバス
   の前記一のビットに供給される、ことを特徴とするポー
   ト兼用回路。
5. 【請求項５】一の外部端子と内部データバス間に、周辺
   機能部の制御レジスタ等のレジスタの２ビット分を構成
   する第１、第２のラッチ回路を少なくとも備え、 前記第１のラッチ回路は前記外部端子に、オン・オフ制
   御される出力バッファを介して接続され、前記第２のラ
   ッチ回路は前記外部端子に接続され、 前記第１のラッチ回路は前記内部データバスの一のビッ
   トへの接続が第１のスイッチ手段で制御される第１の信
   号線に接続され、 前記第２のラッチ回路は内部データバスの他のビットに
   第２の信号線を介して接続され、 前記第１の信号線と第２の信号線との接続のオン／オフ
   が第２のスイッチ手段で制御され、 周辺機能モード時には、前記第１のスイッチ手段はオン
   状態にされ、前記第２のスイッチ手段及はオフ状態とさ
   れ、前記レジスタの２ビット分を構成する第１、第２の
   ラッチ回路と前記データバスとの間で前記第１、第２の
   信号線を介して２ビットデータの書き込み及び読み込み
   が行われ、 ポート機能モード時には、前記第１のスイッチ手段はオ
   フ状態とされ、前記第２のスイッチ手段及び前記出力バ
   ッファはともにオン状態とされ、 前記内部データバスの前記他のビットのデータは前記第
   ２の信号線から前記第２のスイッチ手段を介して前記第
   １のラッチ回路に入力されてラッチされ、前記バッファ
   を介して前記外部端子に出力されると共に、前記外部端
   子から入力したデータは前記第２のラッチ回路でラッチ
   され前記第２の信号線から前記内部データバスの前記他
   のビットに供給される、ことを特徴とするポート兼用回
   路。
6. 【請求項６】一の外部端子に対して請求項４記載のポー
   ト兼用回路を備え、前記一の外部端子の隣の外部端子に
   請求項５記載のポート兼用回路を備え、内部データバス
   の一のビットを請求項４記載のポート兼用回路及び請求
   項５記載のポート兼用回路の前記一のビットとし、内部
   データバスの前記一のビットの隣のビットを請求項４記
   載のポート兼用回路及び請求項５記載のポート兼用回路
   の前記他のビットとしたことを特徴とするポート兼用回
   路。