JP2002342302A - Ｌｓｉ初期設定回路 - Google Patents
Ｌｓｉ初期設定回路Info
- Publication number
- JP2002342302A JP2002342302A JP2001144684A JP2001144684A JP2002342302A JP 2002342302 A JP2002342302 A JP 2002342302A JP 2001144684 A JP2001144684 A JP 2001144684A JP 2001144684 A JP2001144684 A JP 2001144684A JP 2002342302 A JP2002342302 A JP 2002342302A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- signal line
- initial setting
- register
- operation mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 専用の端子や外部論理回路を省いて、ＬＳＩ
内部の機能ブロックの動作モードを指定する。 【解決手段】 共通外部端子からの値を順次所定のアド
レス領域に接続するセレクタ３３と、セレクタ出力を記
憶する初期設定レジスタ３１と、レジスタと直接接続さ
れる機能ブロックの動作モード切り替え用入力ポート２
４とを備えた。
内部の機能ブロックの動作モードを指定する。 【解決手段】 共通外部端子からの値を順次所定のアド
レス領域に接続するセレクタ３３と、セレクタ出力を記
憶する初期設定レジスタ３１と、レジスタと直接接続さ
れる機能ブロックの動作モード切り替え用入力ポート２
４とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ内部に存
在するメモリ領域の特定番地を動作モード切り替えデー
タ格納領域とし、ＬＳＩの動作モード切り替えを容易に
行うようにし、さらにＬＳＩ外部に存在する非効率な回
路を削減する設計手法に関するものである。
在するメモリ領域の特定番地を動作モード切り替えデー
タ格納領域とし、ＬＳＩの動作モード切り替えを容易に
行うようにし、さらにＬＳＩ外部に存在する非効率な回
路を削減する設計手法に関するものである。
【０００２】
【従来の技術】図４（Ａ）と（Ｂ）は、例えば特開昭６
１−１４１０６９号公報に示された、従来のＬＳＩ設計
手法による動作モード切り替え手法を表す回路図であ
る。図において、１０１はマイクロプロセッサ、１０２
は初期設定信号入力ピン、１０３はバス信号入出力ピ
ン、１０４および１０６はレシーバ、１０５はＤタイプ
フリップフロップ、１０７および１０８はトライステー
トドライバ、１１１は初期設定信号線、１１２は内部初
期設定信号線、１１３は外部バス信号線、１１４が内部
バス入力信号線、１１５は内部バス出力信号線、１１６
は内部動作切り替え信号線、１１７は動作モード切り替
え信号線を示す。
１−１４１０６９号公報に示された、従来のＬＳＩ設計
手法による動作モード切り替え手法を表す回路図であ
る。図において、１０１はマイクロプロセッサ、１０２
は初期設定信号入力ピン、１０３はバス信号入出力ピ
ン、１０４および１０６はレシーバ、１０５はＤタイプ
フリップフロップ、１０７および１０８はトライステー
トドライバ、１１１は初期設定信号線、１１２は内部初
期設定信号線、１１３は外部バス信号線、１１４が内部
バス入力信号線、１１５は内部バス出力信号線、１１６
は内部動作切り替え信号線、１１７は動作モード切り替
え信号線を示す。
【０００３】マイクロプロセッサ１０１は、初期設定信
号入力ピン１０２に接続された初期設定信号線１１１上
の信号を受信するレシーバ１０４と、バス信号入出力ピ
ン１０３に接続された外部バス信号線１１３に信号を送
信するトライステートドライバ１０７と、レシーバ１０
４の出力信号をそのＣＰ端子に入力し、レシーバ１０６
の出力信号をそのＤ端子に入力するＤタイプフリップフ
ロップ１０５とを含んでいる。
号入力ピン１０２に接続された初期設定信号線１１１上
の信号を受信するレシーバ１０４と、バス信号入出力ピ
ン１０３に接続された外部バス信号線１１３に信号を送
信するトライステートドライバ１０７と、レシーバ１０
４の出力信号をそのＣＰ端子に入力し、レシーバ１０６
の出力信号をそのＤ端子に入力するＤタイプフリップフ
ロップ１０５とを含んでいる。
【０００４】レシーバ１０４は内部初期設定信号線１１
２に接続されており、レシーバ１０６は内部バス入力信
号線１１４に接続されている。トライステートドライバ
１０７は入力側が内部バス出力信号線１１５に接続され
ている。バス信号線上の信号を取り込む手段はＤタイプ
フリップフロップ１０５で構成され、Ｄ端子に内部バス
入力信号線１１４が接続され、更にＱ端子に内部動作モ
ード切り替え信号線１１６が接続されている。
２に接続されており、レシーバ１０６は内部バス入力信
号線１１４に接続されている。トライステートドライバ
１０７は入力側が内部バス出力信号線１１５に接続され
ている。バス信号線上の信号を取り込む手段はＤタイプ
フリップフロップ１０５で構成され、Ｄ端子に内部バス
入力信号線１１４が接続され、更にＱ端子に内部動作モ
ード切り替え信号線１１６が接続されている。
【０００５】また、外部回路としてのトライステートド
ライバ１０８は、動作モード切り替え信号が入力される
ように動作モード切り替え信号線１１７に接続され、そ
の出力信号は外部バス信号線１１３に接続され、さらに
トライステートドライバ１０８の制御入力端には、初期
設定信号が初期設定信号線１１１から入力されるように
接続されている。
ライバ１０８は、動作モード切り替え信号が入力される
ように動作モード切り替え信号線１１７に接続され、そ
の出力信号は外部バス信号線１１３に接続され、さらに
トライステートドライバ１０８の制御入力端には、初期
設定信号が初期設定信号線１１１から入力されるように
接続されている。
【０００６】次に動作について説明する。初期設定信号
線１１１の信号は、負論理であり、“０”が入力される
と、レシーバ１０４の出力信号が“０”となり、Ｄタイ
プフリップフロップ１０５のＣＰ入力信号と内部初期設
定信号線１１２上の信号が“０”となってマイクロプロ
セッサ１０１の内部論理回路の初期設定が行われる。初
期設定が“０”の時、トライステートドライバ１０８は
動作モード切り替え信号線１１７の信号を外部バス信号
線１１３に出力する。マイクロプロセッサ１０１が初期
設定を行う時にはバス信号線を使用しないため、トライ
ステートドライバ１０７の出力端はハイインピーダンス
状態になる。したがって、レシーバ１０６の出力信号
は、外部バス信号線１１３の信号がそのまま出力される
ため、動作モード切り替え信号線１１７の信号がＤタイ
プフリップフロップ１０５のＤ入力端子に入力される。
線１１１の信号は、負論理であり、“０”が入力される
と、レシーバ１０４の出力信号が“０”となり、Ｄタイ
プフリップフロップ１０５のＣＰ入力信号と内部初期設
定信号線１１２上の信号が“０”となってマイクロプロ
セッサ１０１の内部論理回路の初期設定が行われる。初
期設定が“０”の時、トライステートドライバ１０８は
動作モード切り替え信号線１１７の信号を外部バス信号
線１１３に出力する。マイクロプロセッサ１０１が初期
設定を行う時にはバス信号線を使用しないため、トライ
ステートドライバ１０７の出力端はハイインピーダンス
状態になる。したがって、レシーバ１０６の出力信号
は、外部バス信号線１１３の信号がそのまま出力される
ため、動作モード切り替え信号線１１７の信号がＤタイ
プフリップフロップ１０５のＤ入力端子に入力される。
【０００７】次に初期設定信号線１１１の初期設定信号
が“０”から“１”に変化すると、Ｄタイプフリップフ
ロップ１０５のＣＰ入力信号も“０”から“１”に変化
するため、Ｄ入力端子に入力された信号が保持され、Ｑ
出力端子にその信号が出力される。すなわち、動作モー
ド切り替え信号線１１７の信号はＤタイプフリップフロ
ップ１０５に保持され、それに対応する信号が内部動作
切り替え信号線１１６に出力される。初期設定信号線１
１１上の信号が“１”になると、マイクロプロセッサ１
は内部動作切り替え信号線１１６の信号に従って動作モ
ードを切り替え、通常の動作を開始する。
が“０”から“１”に変化すると、Ｄタイプフリップフ
ロップ１０５のＣＰ入力信号も“０”から“１”に変化
するため、Ｄ入力端子に入力された信号が保持され、Ｑ
出力端子にその信号が出力される。すなわち、動作モー
ド切り替え信号線１１７の信号はＤタイプフリップフロ
ップ１０５に保持され、それに対応する信号が内部動作
切り替え信号線１１６に出力される。初期設定信号線１
１１上の信号が“１”になると、マイクロプロセッサ１
は内部動作切り替え信号線１１６の信号に従って動作モ
ードを切り替え、通常の動作を開始する。
【０００８】また、この時、トライステートドライバ１
０８の出力は制御入力信号が“１”であるためハイイン
ピーダンス状態になり、マイクロプロセッサ１０１は自
由に外部バス信号線１１３を制御信号バスまたはアドレ
ス信号またデータ信号バスとして使用できる。なお、外
部バス信号線１１３を入力信号線として使用する場合に
は、内部バス出力信号線１１５とトライステートドライ
バ１０７は、ないものとみなせばよい。
０８の出力は制御入力信号が“１”であるためハイイン
ピーダンス状態になり、マイクロプロセッサ１０１は自
由に外部バス信号線１１３を制御信号バスまたはアドレ
ス信号またデータ信号バスとして使用できる。なお、外
部バス信号線１１３を入力信号線として使用する場合に
は、内部バス出力信号線１１５とトライステートドライ
バ１０７は、ないものとみなせばよい。
【０００９】
【発明が解決しようとする課題】従来のＬＳＩ設計手法
による動作モード切り替え手法は、動作モードを表す信
号を入力するためだけに使用する専用端子が不要である
という利点を有しているが、初期設定状態であることを
指示する初期設定信号１１１のために使用する初期設定
信号入力ピン１０２を最低限１端子は残さなければなら
ないという不具合があった。また、そのＬＳＩを使用す
るシステムごとに、ＬＳＩ外部にて初期設定信号１１１
そのものの論理値を切り替える、図示はしていない論理
回路を構築しなければならない。さらに従来のＬＳＩ設
計手法では、初期設定信号線１０１上の値が“０”の場
合のみに使用する動作モード設定用のデータ、すなわち
動作モード切り替え信号線１１７上の値を、初期設定信
号線１１１の値が“０”の場合だけ読み出せるようにす
るための論理回路、すなわち図３のトライステートドラ
イバ１０８に相当する回路を準備しなければならない。
その結果、周辺回路を１チップ化するというＬＳＩ設計
の利点を活かしきれず、基板面積の増大やコスト増大に
つながるＬＳＩ外部の付加回路が必要であるという課題
がある。
による動作モード切り替え手法は、動作モードを表す信
号を入力するためだけに使用する専用端子が不要である
という利点を有しているが、初期設定状態であることを
指示する初期設定信号１１１のために使用する初期設定
信号入力ピン１０２を最低限１端子は残さなければなら
ないという不具合があった。また、そのＬＳＩを使用す
るシステムごとに、ＬＳＩ外部にて初期設定信号１１１
そのものの論理値を切り替える、図示はしていない論理
回路を構築しなければならない。さらに従来のＬＳＩ設
計手法では、初期設定信号線１０１上の値が“０”の場
合のみに使用する動作モード設定用のデータ、すなわち
動作モード切り替え信号線１１７上の値を、初期設定信
号線１１１の値が“０”の場合だけ読み出せるようにす
るための論理回路、すなわち図３のトライステートドラ
イバ１０８に相当する回路を準備しなければならない。
その結果、周辺回路を１チップ化するというＬＳＩ設計
の利点を活かしきれず、基板面積の増大やコスト増大に
つながるＬＳＩ外部の付加回路が必要であるという課題
がある。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、動作モード切り替えのためのデー
タを、動作モード切り替えのみに使用する初期設定信号
等の専用端子やＬＳＩ外部の非効率な専用回路を使用せ
ずに、ＬＳＩの動作モード切り替えを行える回路を得る
ことを目的とする。
めになされたもので、動作モード切り替えのためのデー
タを、動作モード切り替えのみに使用する初期設定信号
等の専用端子やＬＳＩ外部の非効率な専用回路を使用せ
ずに、ＬＳＩの動作モード切り替えを行える回路を得る
ことを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るＬＳＩ初
期設定回路は、共通外部接続端子からの値を順次所定の
アドレス領域に接続するセレクタと、セレクタ出力を記
憶する初期設定レジスタと、レジスタと直接接続される
機能ブロックの動作モード用ポートとを備えた。
期設定回路は、共通外部接続端子からの値を順次所定の
アドレス領域に接続するセレクタと、セレクタ出力を記
憶する初期設定レジスタと、レジスタと直接接続される
機能ブロックの動作モード用ポートとを備えた。
【００１２】また更に、各機能ブロックの動作モード用
ポートは、それぞれ異なる初期設定レジスタと接続され
るようにした。
ポートは、それぞれ異なる初期設定レジスタと接続され
るようにした。
【００１３】また更に、セレクタは、内部プロセッサが
使用する汎用レジスタと、初期設定レジスタとを切換え
て出力するようにした。
使用する汎用レジスタと、初期設定レジスタとを切換え
て出力するようにした。
【００１４】
【発明の実施の形態】実施の形態１．以下、この発明の
一実施の形態を図に基づいて説明する。図１はこの発明
によるＬＳＩ初期設定回路を搭載したＬＳＩの構成図で
ある。図において、１はＬＳＩ全体を示すマイクロプロ
セッサ、２１〜２３はＬＳＩ内部の機能ブロック、２４
〜２６は各機能ブロックごとの動作モード切り替え用入
力ポート、３はＬＳＩ内部メモリ、３１はＬＳＩ内部メ
モリ上の特定番地に対応する初期設定レジスタ、３２は
内部メモリ内で実際に値を記憶する汎用レジスタ群、３
３はメモリへ書き込むデータを汎用レジスタ群３２上の
対象番地のみに結線するセレクタ、３４はメモリより読
み出すデータを汎用レジスタ群３２上の対象番地の値に
限定するマルチプレクサである。４はＬＳＩ内部メモリ
３等と結線され、ＬＳＩ外部の回路とインタフェースを
取るためのデータバス端子である。これらは複数ビット
接続であり、図では斜線でそのことを示している。５は
ＬＳＩ内部に組み込まれたプロセッサコア、５１はプロ
セッサコアが使用するＬＳＩ内部リードバス信号線、５
２はＬＳＩ内部メモリの特定番地に対応する初期設定用
のレジスタ３１の出力信号線で、もちろん複数ビットの
並列接続でである。
一実施の形態を図に基づいて説明する。図１はこの発明
によるＬＳＩ初期設定回路を搭載したＬＳＩの構成図で
ある。図において、１はＬＳＩ全体を示すマイクロプロ
セッサ、２１〜２３はＬＳＩ内部の機能ブロック、２４
〜２６は各機能ブロックごとの動作モード切り替え用入
力ポート、３はＬＳＩ内部メモリ、３１はＬＳＩ内部メ
モリ上の特定番地に対応する初期設定レジスタ、３２は
内部メモリ内で実際に値を記憶する汎用レジスタ群、３
３はメモリへ書き込むデータを汎用レジスタ群３２上の
対象番地のみに結線するセレクタ、３４はメモリより読
み出すデータを汎用レジスタ群３２上の対象番地の値に
限定するマルチプレクサである。４はＬＳＩ内部メモリ
３等と結線され、ＬＳＩ外部の回路とインタフェースを
取るためのデータバス端子である。これらは複数ビット
接続であり、図では斜線でそのことを示している。５は
ＬＳＩ内部に組み込まれたプロセッサコア、５１はプロ
セッサコアが使用するＬＳＩ内部リードバス信号線、５
２はＬＳＩ内部メモリの特定番地に対応する初期設定用
のレジスタ３１の出力信号線で、もちろん複数ビットの
並列接続でである。
【００１５】図２は、ＬＳＩ内部メモリ３とＬＳＩ外部
インタフェース用データバス端子４との間の接続を示す
詳細構成図である。図において、３５は書き込み動作を
許可するための負論理のライトイネーブル信号線、３６
はＬＳＩ内部メモリ３へのアクセスを許可するための負
論理のチップイネーブル信号線であり、この場合、ライ
トイネーブル信号線３５とアクセス可信号線３６が内部
的にバス信号線５１から同時にオンになった場合にデー
タバス端子４からのデータがレジスタ３１に設定され
る。６１はＬＳＩ外部インタフェース用データバス端子
４から入力された信号のためのドライバ、６２はＬＳＩ
内部のデータバスの値をＬＳＩ外部インタフェース用デ
ータバス端子へ送出する・しないの制御を行うトライス
テートドライバである。
インタフェース用データバス端子４との間の接続を示す
詳細構成図である。図において、３５は書き込み動作を
許可するための負論理のライトイネーブル信号線、３６
はＬＳＩ内部メモリ３へのアクセスを許可するための負
論理のチップイネーブル信号線であり、この場合、ライ
トイネーブル信号線３５とアクセス可信号線３６が内部
的にバス信号線５１から同時にオンになった場合にデー
タバス端子４からのデータがレジスタ３１に設定され
る。６１はＬＳＩ外部インタフェース用データバス端子
４から入力された信号のためのドライバ、６２はＬＳＩ
内部のデータバスの値をＬＳＩ外部インタフェース用デ
ータバス端子へ送出する・しないの制御を行うトライス
テートドライバである。
【００１６】次に動作について説明する。図１におい
て、ＬＳＩの動作モードを示す値がＬＳＩ外部よりデー
タバス端子４を経由し、ＬＳＩ内部メモリ３上の特定番
地に対応する初期設定レジスタ３１へ書き込まれたとす
る。この際、初期設定用のレジスタ３１の出力信号は、
ＬＳＩ内部メモリ３の読み出し値を限定するマルチプレ
クサ３４を経由せずに、信号線５２を経由して機能ブロ
ックごとの動作モード切り替え用入力ポート２４〜２６
に直接接続されている。出力信号線５２の値は初期設定
用のレジスタ３１の出力信号のみに依存する。即ち、マ
ルチプレクサ３４が動作して、プロセッサコア５が指定
するＬＳＩ内部メモリ３の番地を読み出した出力値には
依存しない。また、ＬＳＩ内部メモリ３上の特定番地に
対応する初期設定レジスタ３１へ書き込まれた値は、別
の値が再度同じレジスタへ書き込まれるまでは保持され
る。こうして、ＬＳＩ内部メモリ３上の特定番地である
初期設定レジスタ３１に値を書き込めば、その値がＬＳ
Ｉの動作モードを指定することとなる。即ち、外部から
データバス端子４へ必要な設定値を与えればよい。
て、ＬＳＩの動作モードを示す値がＬＳＩ外部よりデー
タバス端子４を経由し、ＬＳＩ内部メモリ３上の特定番
地に対応する初期設定レジスタ３１へ書き込まれたとす
る。この際、初期設定用のレジスタ３１の出力信号は、
ＬＳＩ内部メモリ３の読み出し値を限定するマルチプレ
クサ３４を経由せずに、信号線５２を経由して機能ブロ
ックごとの動作モード切り替え用入力ポート２４〜２６
に直接接続されている。出力信号線５２の値は初期設定
用のレジスタ３１の出力信号のみに依存する。即ち、マ
ルチプレクサ３４が動作して、プロセッサコア５が指定
するＬＳＩ内部メモリ３の番地を読み出した出力値には
依存しない。また、ＬＳＩ内部メモリ３上の特定番地に
対応する初期設定レジスタ３１へ書き込まれた値は、別
の値が再度同じレジスタへ書き込まれるまでは保持され
る。こうして、ＬＳＩ内部メモリ３上の特定番地である
初期設定レジスタ３１に値を書き込めば、その値がＬＳ
Ｉの動作モードを指定することとなる。即ち、外部から
データバス端子４へ必要な設定値を与えればよい。
【００１７】なお、図２において、ＬＳＩ内部メモリ３
とＬＳＩ外部インタフェース用データバス端子４との接
続関係は、ごく一般的な接続方法でり、データバス端子
は必ずいる。即ち、ＬＳＩ内部メモリ３にデータバス端
子４から入力される値を書き込む場合、プロセッサコア
５はリードバス信号線５１に信号を乗せてトライステー
トバッファ６２を閉じ、ＬＳＩ内部メモリ３に対するラ
イトイネーブル信号線３５およびチップイネーブル信号
線３６の値を“０”（オン）とすれば良い。これらの信
号は先行例における図４の初期設定信号線１１１と動作
が類似しているが、ＬＳＩ外部から論理を入力する必要
がないこと、および初期設定時のみではなく通常時の書
き込み動作でも使用するので、余分な端子を使っている
わけではないことが異なる。
とＬＳＩ外部インタフェース用データバス端子４との接
続関係は、ごく一般的な接続方法でり、データバス端子
は必ずいる。即ち、ＬＳＩ内部メモリ３にデータバス端
子４から入力される値を書き込む場合、プロセッサコア
５はリードバス信号線５１に信号を乗せてトライステー
トバッファ６２を閉じ、ＬＳＩ内部メモリ３に対するラ
イトイネーブル信号線３５およびチップイネーブル信号
線３６の値を“０”（オン）とすれば良い。これらの信
号は先行例における図４の初期設定信号線１１１と動作
が類似しているが、ＬＳＩ外部から論理を入力する必要
がないこと、および初期設定時のみではなく通常時の書
き込み動作でも使用するので、余分な端子を使っている
わけではないことが異なる。
【００１８】書き込み動作においては、図示以外にＬＳ
Ｉ内部メモリ３のどの番地に書き込みを行うかを指定す
るアドレスバス信号線を使用するが、図１、図２では記
載を省略する。このアドレスバス信号線も、通常時動作
でも使用する信号線であり、初期設定のために特別に準
備する必要はない。上記のＬＳＩ内部メモリ３への書き
込み手順はＬＳＩ内部メモリ３のどの番地に対しても同
様であり、ＬＳＩの動作モードを切り替える特定番地に
対応する初期設定用のレジスタ３１に対しても例外では
ない。以上のように、本実施の形態におけるＬＳＩ初期
設定回路は、ＬＳＩ内部メモリ３上の特定番地にある初
期設定用のレジスタ３１へ動作モード切り替えデータを
書き込むために通常動作での書き込み手段を利用するの
で、初期設定信号入力ピン端子１０２を削除して端子数
を削減する効果と、外部における初期設定信号線１１１
が不要であるため論理値を切り替えるための論理回路、
および動作モード切り替え信号線１１７を有効化させる
トライステートドライバ１０８を削除できる効果があ
る。
Ｉ内部メモリ３のどの番地に書き込みを行うかを指定す
るアドレスバス信号線を使用するが、図１、図２では記
載を省略する。このアドレスバス信号線も、通常時動作
でも使用する信号線であり、初期設定のために特別に準
備する必要はない。上記のＬＳＩ内部メモリ３への書き
込み手順はＬＳＩ内部メモリ３のどの番地に対しても同
様であり、ＬＳＩの動作モードを切り替える特定番地に
対応する初期設定用のレジスタ３１に対しても例外では
ない。以上のように、本実施の形態におけるＬＳＩ初期
設定回路は、ＬＳＩ内部メモリ３上の特定番地にある初
期設定用のレジスタ３１へ動作モード切り替えデータを
書き込むために通常動作での書き込み手段を利用するの
で、初期設定信号入力ピン端子１０２を削除して端子数
を削減する効果と、外部における初期設定信号線１１１
が不要であるため論理値を切り替えるための論理回路、
および動作モード切り替え信号線１１７を有効化させる
トライステートドライバ１０８を削除できる効果があ
る。
【００１９】図１の構成では、内部の各機能ブロック２
１ないし２３における動作モード切り替え用入力ポート
２４ないし２６は、同一のレジスタ３１と接続される構
成を示した。図３は、他の接続構成を示す図である。即
ち、機能ブロックＡ３１ないし３１Ｃ（これらを合わせ
て３１で示す）に接続する。動作としては、これらレジ
スタ３１Ａないし３１Ｃに異なる設定値を書き込むと、
機能ブロックＡないしＣはそれぞれ個別の動作モードに
指定される。
１ないし２３における動作モード切り替え用入力ポート
２４ないし２６は、同一のレジスタ３１と接続される構
成を示した。図３は、他の接続構成を示す図である。即
ち、機能ブロックＡ３１ないし３１Ｃ（これらを合わせ
て３１で示す）に接続する。動作としては、これらレジ
スタ３１Ａないし３１Ｃに異なる設定値を書き込むと、
機能ブロックＡないしＣはそれぞれ個別の動作モードに
指定される。
【００２０】
【発明の効果】以上のように、この発明におけるＬＳＩ
初期設定回路は、ＬＳＩ内部に外部から値を直接に書き
込めるレジスタを設け、このレジスタと内部の機能ブロ
ックの動作モード切り替え用入力ポート間を直接結線す
るので、ＬＳＩの動作モード切り替え指定回路構成を縮
小でき、かつその値設定の管理が容易になるという効果
がある。即ち、ＬＳＩ動作モード切り替えデータをＬＳ
Ｉ内部のプロセッサを動作させるためのプログラムと共
にＬＳＩ外部へ蓄積しておけば、ＬＳＩ内部メモリへプ
ログラムをダウンロードする際に、動作モード切り替え
データを同時に転送が可能となり、ＬＳＩへの動作モー
ド指示情報と実際にそのモードで使用するプログラムと
を一元管理することができるという効果がある。
初期設定回路は、ＬＳＩ内部に外部から値を直接に書き
込めるレジスタを設け、このレジスタと内部の機能ブロ
ックの動作モード切り替え用入力ポート間を直接結線す
るので、ＬＳＩの動作モード切り替え指定回路構成を縮
小でき、かつその値設定の管理が容易になるという効果
がある。即ち、ＬＳＩ動作モード切り替えデータをＬＳ
Ｉ内部のプロセッサを動作させるためのプログラムと共
にＬＳＩ外部へ蓄積しておけば、ＬＳＩ内部メモリへプ
ログラムをダウンロードする際に、動作モード切り替え
データを同時に転送が可能となり、ＬＳＩへの動作モー
ド指示情報と実際にそのモードで使用するプログラムと
を一元管理することができるという効果がある。
【図１】 この発明の実施の形態１におけるＬＳＩ初期
設定回路を示すＬＳＩ構成図である。
設定回路を示すＬＳＩ構成図である。
【図２】 実施の形態１におけるＬＳＩ内部メモリと外
部インタフェース用データバス端子間の接続詳細を示す
図である。
部インタフェース用データバス端子間の接続詳細を示す
図である。
【図３】 実施の形態１における他の接続構成を示す図
である。
である。
【図４】 従来のＬＳＩ設計手法による動作モード切り
替え回路の構成図である。
替え回路の構成図である。
１ ＬＳＩ全体であるマイクロプロセッサ、２１〜２３
ＬＳＩ内部の機能ブロック、２４〜２６ 動作モード
切り替え用入力ポート、３ ＬＳＩ内部メモリ、３１
ＬＳＩ内部メモリ内の特定番地で定義されるレジスタ、
３２ レジスタ群、３３ セレクタ、３４ マルチプレ
クサ、３５ ライトイネーブル信号線、３６ チップイ
ネーブル信号線、４ ＬＳＩ外部インタフェース用デー
タバス端子、５ ＬＳＩ内部プロセッサコア、５１ Ｌ
ＳＩ内部リードバス信号線、５２ＬＳＩ内部メモリ上の
特定番地に対応するレジスタの出力信号線、６１ レシ
ーバ、６２ トライステートドライバ。
ＬＳＩ内部の機能ブロック、２４〜２６ 動作モード
切り替え用入力ポート、３ ＬＳＩ内部メモリ、３１
ＬＳＩ内部メモリ内の特定番地で定義されるレジスタ、
３２ レジスタ群、３３ セレクタ、３４ マルチプレ
クサ、３５ ライトイネーブル信号線、３６ チップイ
ネーブル信号線、４ ＬＳＩ外部インタフェース用デー
タバス端子、５ ＬＳＩ内部プロセッサコア、５１ Ｌ
ＳＩ内部リードバス信号線、５２ＬＳＩ内部メモリ上の
特定番地に対応するレジスタの出力信号線、６１ レシ
ーバ、６２ トライステートドライバ。
Claims (3)
- 【請求項１】 共通外部接続端子からの値を順次所定の
アドレス領域に接続するセレクタと、 上記セレクタ出力を記憶する初期設定レジスタと、 上記レジスタと直接接続される機能ブロックの動作モー
ド用ポートとを備えたことを特徴とするＬＳＩ初期設定
回路。 - 【請求項２】 各機能ブロックの動作モード用ポート
は、それぞれ異なる初期設定レジスタと接続されること
を特徴とする請求項１記載のＬＳＩ初期設定回路。 - 【請求項３】 セレクタは、内部プロセッサが使用する
汎用レジスタと、初期設定レジスタとを切換えて出力す
るようにしたことを特徴とする請求項１記載のＬＳＩ初
期設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001144684A JP2002342302A (ja) | 2001-05-15 | 2001-05-15 | Ｌｓｉ初期設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001144684A JP2002342302A (ja) | 2001-05-15 | 2001-05-15 | Ｌｓｉ初期設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002342302A true JP2002342302A (ja) | 2002-11-29 |
Family
ID=18990595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001144684A Pending JP2002342302A (ja) | 2001-05-15 | 2001-05-15 | Ｌｓｉ初期設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002342302A (ja) |
-
2001
- 2001-05-15 JP JP2001144684A patent/JP2002342302A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5228139A (en) | Semiconductor integrated circuit device with test mode for testing CPU using external signal | |
| US5381529A (en) | Shift register with dual clock inputs for receiving and sending information between I/O channels and host based on external and internal clock inputs respectively | |
| US5847450A (en) | Microcontroller having an n-bit data bus width with less than n I/O pins | |
| JPH0944448A (ja) | データ・プロセッサ | |
| US7054979B2 (en) | Method and apparatus for routing configuration accesses from a primary port to a plurality of secondary ports | |
| JP2003223412A (ja) | 半導体集積回路 | |
| JP4116805B2 (ja) | 内部バス試験装置及び内部バス試験方法 | |
| JP2002342302A (ja) | Ｌｓｉ初期設定回路 | |
| US5712991A (en) | Buffer memory for I/O writes programmable selective | |
| JPH03668B2 (ja) | ||
| US7076584B2 (en) | Method and apparatus for interconnecting portions of circuitry within a data processing system | |
| JP2007148622A (ja) | インターフェース設定方法 | |
| JPH0758755A (ja) | 異なる周波数で動作する通信端子を接続する相互接続ピンメモリ | |
| JP3038618B2 (ja) | テスト用回路を内蔵したメモリ装置 | |
| JP3161370B2 (ja) | ポート兼用回路 | |
| KR940003845B1 (ko) | 하위레벨 프로세서의 통화로계 버스 선택방법 | |
| JP2808881B2 (ja) | 電子ディスク制御装置 | |
| JPH1127260A (ja) | Ｉｓｄｎターミナルアダプタ用多機能汎用ポート | |
| JP4174272B2 (ja) | デバイス制御装置 | |
| US20030120839A1 (en) | Micro controller development system | |
| US6252815B1 (en) | First in first out memory circuit | |
| JP2004079105A (ja) | デュアルポートメモリ試験装置 | |
| JPH1078935A (ja) | スワップ回路 | |
| JPH0561812A (ja) | 情報処理システム | |
| JPH0667769A (ja) | シングルチップマイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040518 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041019 |