JPH0944448A

JPH0944448A - データ・プロセッサ

Info

Publication number: JPH0944448A
Application number: JP8218105A
Authority: JP
Inventors: William C Moyer; ウィリアム・シー・モイヤー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-08-02
Filing date: 1996-08-01
Publication date: 1997-02-14
Anticipated expiration: 2016-08-01
Also published as: DE69605727D1; US5724604A; KR100394166B1; JP3576325B2; EP0757316A1; KR970012168A; EP0757316B1

Abstract

(57)【要約】【課題】さまざまなメモリ・デバイス５０，５５およ
び外部周辺デバイス７０，７２とインタフェースする際
に高い柔軟性をユーザに提供するデータ処理システム１
５。【解決手段】データ処理システムにおいて、任意の外
部デバイスに与えられる複数のバイト・イネーブル信号
２０４，２０６，２０８，２１０の機能をダイナミック
に制御するため、制御レジスタ３００，４００が設けら
れる。第１の場合、複数のバイト・イネーブル信号が複
数のライト・イネーブル信号として機能することをレジ
スタは指示する。しかし、第２の場合、複数のバイト・
イネーブル信号は複数のバイト・イネーブル信号として
機能することをレジスタは指示する。バイト・イネーブ
ル信号の機能を決定するためにレジスタを利用すること
により、ソフトウェアを介在せずに、また外部デバイス
を選択するために必要な外部集積回路ピン数を増加せず
に、ユーザは高い機能的柔軟性を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに関し、さらに詳しくは、データ処理システムに
おいて外部デバイスにアクセスする方法および装置に関
する。

【０００２】

【従来の技術】集積回路マイクロプロセッサは、特定の
機能を提供するため、多くの場合、他の集積回路デバイ
スと接続しなければならない。このような外部デバイス
の例には、メモリ，シリアル・インタフェース・アダプ
タ，アナログ／デジタル・コンバータなどが含まれる。
ほとんどの場合、各外部デバイスは、このデバイスがマ
イクロプロセッサによってアクセスされたときに適切に
起動するためには、外部制御信号を必要とする。例え
ば、スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）集積回路は、リードおよびライト・アクセスを制
御するためチップ・イネーブル(chip enable) ，出力イ
ネーブル(output enable) およびライト・イネーブル(w
rite enable)制御信号を必要とする。これらの信号のタ
イミング条件は、市販のデバイスの間で若干異なる。例
えば、あるＳＲＡＭは出力イネーブル信号に対して非同
期で出力データを与えるが、別のＳＲＡＭは出力イネー
ブルをサンプリングして、クロック信号に同期して出力
データを与える。

【０００３】一般に、マイクロプロセッサおよび他の集
積回路を利用するシステムの設計者は、マイクロプロセ
ッサ自体によって生成されるアドレス制御信号およびバ
ス制御信号から必要なチップ・セレクト信号を生成する
ため、「グルー論理(glue logic)」を利用する。この余
分な論理は、設計されるシステムのコストを大幅に追加
し、性能を劣化することがあり、そのため極めて望まし
くない。

【０００４】Santa Clara, California のインテル・コ
ーポレーション社製の８０１８６（ｉＡＰＸ１８６とも
いう）は、チップ・セレクト信号を生成する内部論理を
有する集積回路マイクロプロセッサである。チップ・セ
レクト論理は、各７つの可能なチップ・セレクトがアク
ティブなアドレス範囲をプログラムする限られた能力を
有し、各チップ・セレクトがアクティブなバス・サイク
ルにウェート・ステートをプログラム可能に挿入でき
る。さらに、チップ・セレクトの一部は、マイクロプロ
セッサのメモリまたはＩ／Ｏアドレス・スペースでのみ
アクティブとなるようにプログラムできる。

【０００５】オンボード・チップ・セレクト論理を有す
る集積回路マイクロプロセッサの別の例として、１９９
２年９月２９日に発行されたJohn A. LanganおよびJame
s M.Sibigtroth による米国特許第５，１５１，９８６
号において開示されたものがある。この開示されたチッ
プ・セレクト論理は制御レジスタを含み、この制御レジ
スタにより、ウェート・ステートのタイミング，極性お
よび数を各チップ・セレクト出力について個別にプログ
ラムできる。

【０００６】

【発明が解決しようとする課題】チップ・セレクト論理
をマイクロプロセッサ集積回路に集積することに関する
主な問題点は、ユーザに対して十分な柔軟性を提供する
点である。グルー論理を利用することは極めて柔軟性が
高い。これは、システム設計者は、マイクロプロセッサ
のメモリ・マップと各外部デバイスの配置について、ま
たチップ・セレクト信号自体のタイミングおよび他の特
性について広い自由度を有するためである。この柔軟性
は、特定の周辺デバイスに対する可能なシステム設計お
よびチップ・セレクト条件の種類が多様なため、極めて
有用である。集積チップ・セレクト・ユニットにおいて
十分な柔軟性を提供し、しかもユニットの寸法および複
雑さを妥当な制限内に抑えることは困難をきわめる。

【０００７】同時に、集積回路のコストを最小限に抑え
ることが重要である。いくつかの要因がチップ・セレク
ト論理を集積するコストに寄与する。要因の一つに、チ
ップ・セレクト論理が必要とする回路面積があるが、こ
れはチップ寸法が大きければ大きいほど、ウェハ毎の有
効ダイの数が少なくなるためである。別の要因として、
デバイス・ピン数があるが、これはピン数の多いパッケ
ージは一般に高価なためである。第３の要因は、チップ
を設計するために要するエンジニアリングの量があり、
所要設計時間の少ないチップが好ましい。従って、集積
回路マイクロプロセッサ用の柔軟性が高く、しかも低コ
ストのチップ・セレクト論理回路が必要とされる。

【０００８】

【実施例】本発明は、データ処理システムと、このシス
テムとインタフェースするさまざまなメモリ・デバイス
および外部周辺デバイスを選択するうえで高い柔軟性を
ユーザに提供するデータ処理システムを動作させる方法
を提供する。データ処理システムにおいて、任意の外部
デバイスに与えられる複数のバイト・イネーブル信号の
機能をダイナミックに制御する制御レジスタが設けられ
る。例えば、第１時間にて、レジスタは複数のバイト・
イネーブル信号が複数のライト・イネーブル信号として
機能するように指示する。しかし、第２時間にて、レジ
スタは複数のバイト・イネーブル信号が複数のバイト・
イネーブルとして機能するように指示する。複数のバイ
ト・イネーブルは、外部バスのビット幅よりも少ないビ
ット数を有するデータを取り出す場合に特に有用であ
る。従って、本発明は、外部デバイスを選択するために
必要な外部集積回路ピン数を増加せずに、高い機能的柔
軟性をユーザに提供する。

【０００９】さらに、本発明は、ソフトウェア実施を必
要とせずに、複数のバイト・イネーブル信号の追加機能
を提供する。本発明では、複数のバイト・イネーブル信
号の機能は、前述の制御レジスタに格納されたイネーブ
ル・バイト値によって、各バス・サイクル中に決定され
る。所定のチップ・セレクト信号がアサートされると、
対応するイネーブル・バイト値が内部メモリから取り出
され、制御レジスタに格納される。従って、複数のチッ
プ・セレクト信号をライト・イネーブルまたはバイト・
イネーブルとして機能させるために、ソフトウェア・プ
ログラミングを必要としない。ほとんど介入を必要とせ
ずにこのような柔軟性を提供することにより、本発明は
あらゆる集積回路マイクロプロセッサで用いられる低コ
ストのチップ・セレクト論理回路を提供する。

【００１０】以下の説明では、本発明を実施するデータ
処理システムの一実施例の接続性および動作について詳
細に説明する。本発明の接続性(Connectivity) 本発明の接続性についての以下の説明では、「バス」と
いう用語は、データ，アドレス，制御またはステータス
など、一つまたはそれ以上のさまざまな種類の情報を転
送するために利用できる複数の信号またはコンダクタを
表すために用いられる。「アサート(assert)」および
「ニゲート(negate)」という用語は、信号，ステータス
・ビットまたは同様な装置をそれぞれ論理真または論理
偽にすることを表すために用いられる。論理真状態が論
理レベル１の場合、論理偽状態は論理レベル０である。
また、論理真状態が論理レベル０の場合、論理偽状態は
論理レベル１である。

【００１１】さらに、角括弧（［］）は、バスのコンダ
クタまたは値のビット位置を表すために用いられる。例
えば、「バス６０［０−７］」または「バス６０のコン
ダクタ［０−７］」は、バス６０の８つの下位コンダク
タ(eight lower order conductors)を表し、また「アド
レス・ビット［０−７］」または「ＡＤＤＲＥＳＳ［０
−７］」は、アドレス値の下位８ビットを表す。数値の
前の記号「＄」は、この数値が１６進数または基底１６
(base sixteen)形式で表されることを示す。数値の前の
記号「％」は、この数値が２進数または基底２(base tw
o)形式で表されることを示す。

【００１２】ここで図１を参照して、図１は、データ・
プロセッサ１０，メモリ・バンク５０，メモリ・バンク
５５，集積回路７０および集積回路７２を有するデータ
処理システム１５を示す。データ・プロセッサ１０は、
中央処理装置（ＣＰＵ）１２およびシステム集積回路２
２を含む。メモリ・バンク５０は、メモリ５１，メモリ
５２，メモリ５３およびメモリ５４を含む。メモリ・バ
ンク５５は、メモリ５６およびメモリ５８を含む。本発
明の一実施例例では、データ・プロセッサ１０および各
メモリ５１〜５４およびメモリ５６，５８は、個別の集
積回路として構築される。本発明の別の実施例では、デ
ータ処理システム１５のすべては単一の集積回路上で構
築してもよい。

【００１３】図１において、メモリ・バンク５０のメモ
リ５１は、データ・ビット［０−７］を受信するためバ
ス６２のコンダクタ［０−７］に結合されたデータ・ポ
ートを有する。また、メモリ５１は、バス６０のコンダ
クタ［０−３１］に結合されたアドレス・ポートを有す
る。さらに、メモリ５１は、第１チップ・セレクト信号
を受信するためチップ・セレクト１(Chip Select1)コン
ダクタ６４に結合されたチップ・セレクト入力（反転Ｃ
Ｓ）を有する。また、メモリ５１は、出力イネーブ(Out
put Enable) 信号に結合された出力イネーブル入力（反
転ＯＥ）と、イネーブル・バイト(Enable Byte) 信号２
１０に結合されたリード／反転ライト（Ｒ／反転Ｗ）入
力とを有する。

【００１４】メモリ５２は、データ・ビット［８−１
５］を受信するためバス６２のコンダクタ［８−１５］
に結合されたデータ・ポートを有する。また、メモリ５
２は、バス６０のコンダクタ［０−３１］に結合された
アドレス・ポートを有する。さらに、メモリ５２は、第
１チップ・セレクト信号を受信するためチップ・セレク
ト１コンダクタ６４に結合されたチップ・セレクト入力
（反転ＣＳ）を有する。また、メモリ５２は、出力イネ
ーブル信号に結合された出力イネーブル入力（反転Ｏ
Ｅ）と、イネーブル・バイト信号２０８に結合されたリ
ード／反転ライト（Ｒ／反転Ｗ）入力とを有する。

【００１５】同様に、メモリ５３は、データ・ビット
［１６−２３］を受信するためバス６２のコンダクタ
［１６−２３］に結合されたデータ・ポートを有する。
また、メモリ５３は、バス６０のコンダクタ［０−３
１］に結合されたアドレス・ポートを有する。さらに、
メモリ５３は、第１チップ・セレクト信号を受信するた
めチップ・セレクト１コンダクタ６４に結合されたチッ
プ・セレクト入力（反転ＣＳ）を有する。また、メモリ
５３は、出力イネーブル信号に結合された出力イネーブ
ル入力（反転ＯＥ）と、イネーブル・バイト信号２０６
に結合されたリード／反転ライト（Ｒ／反転Ｗ）入力と
を有する。

【００１６】メモリ５４は、データ・ビット［２４−３
１］を受信するためバス６２のコンダクタ［２４−３
１］に結合されたデータ・ポートを有する。また、メモ
リ５４は、バス６０のコンダクタ［０−３１］に結合さ
れたアドレス・ポートを有する。さらに、メモリ５４
は、第１チップ・セレクト信号を受信するためチップ・
セレクト１コンダクタ６４に結合されたチップ・セレク
ト入力（反転ＣＳ）を有する。また、メモリ５４は、出
力イネーブル信号に結合された出力イネーブル入力（反
転ＯＥ）と、イネーブル・バイト信号２０４に結合され
たリード／反転ライト（Ｒ／反転Ｗ）入力とを有する。

【００１７】メモリ・バンク５５のメモリ５６は、デー
タ・ビット［０−１５］を受信するためバス６２のコン
ダクタ［０−１５］に結合されたデータ・ポートを有す
る。また、メモリ５６は、バス６０のコンダクタ［０−
３１］に結合されたアドレス・ポートを有する。さら
に、メモリ５６は、第２チップ・セレクト信号を受信す
るためチップ・セレクト２コンダクタ６５に結合された
チップ・セレクト入力（反転ＣＳ）を有する。また、メ
モリ５６は、出力イネーブル信号に結合された出力イネ
ーブル入力（反転ＯＥ）と、ライト・イネーブル信号に
結合されたリード／反転ライト（Ｒ／反転Ｗ）入力とを
有する。また、メモリ５６は、イネーブル・バイト信号
２０８に結合された上位バイト（反転ＵＢ）入力と、イ
ネーブル・バイト信号２１０に結合された下位バイト
（反転ＬＢ）入力とを有する。

【００１８】メモリ・バンク５５のメモリ５８は、デー
タ・ビット［１６−３２］を受信するためバス６２のコ
ンダクタ［１６−３２］に結合されたデータ・ポートを
有する。また、メモリ５８は、バス６０のコンダクタ
［０−３１］に結合されたアドレス・ポートを有する。
さらに、メモリ５８は、第２チップ・セレクト信号を受
信するためチップ・セレクト２コンダクタ６５に結合さ
れたチップ・セレクト入力（反転ＣＳ）を有する。ま
た、メモリ５８は、出力イネーブル信号に結合された出
力イネーブル入力（反転ＯＥ）と、ライト・イネーブル
信号に結合されたリード／反転ライト（Ｒ／反転Ｗ）入
力とを有する。また、メモリ５８は、イネーブル・バイ
ト信号２０４に結合された上位バイト（反転ＵＢ）入力
と、イネーブル・バイト信号２０６に結合された下位バ
イト（反転ＬＢ）入力とを有する。

【００１９】データ・プロセッサ１０は、バス６０，６
２と、チップ・セレクト・コンダクタ６４とによってメ
モリ・バンク５０に結合される。データ・プロセッサ１
０は、バス６０，６２と、チップ・セレクト・コンダク
タ６５とによってメモリ・バンク５５に結合される。デ
ータ・プロセッサ１０は、バス６０と、チップ・セレク
ト３コンダクタ６６とによって集積回路７０に結合され
る。集積回路７０の多重化アドレス／データ・ポート(m
uxed address/data port) は、バス６０とアドレス値お
よびデータ値の両方を交信する。集積回路７０はバス６
２に結合されず、またバス６２からアドレスまたはデー
タ値を受信しない。データ・プロセッサ１０は、バス６
２と、チップ・セレクト・コンダクタ６７とによって集
積回路７２に結合される。集積回路７２の多重化アドレ
ス／データ・ポートは、バス６２とアドレス値およびデ
ータ値の両方を交信する。集積回路７０はバス６０に結
合されず、またバス６０からアドレスまたはデータ値を
受信しない。

【００２０】本発明のある実施例では、データ・プロセ
ッサ１０は単一集積回路上に形成されることに留意され
たい。ある実施例では、データ・プロセッサ１０はシン
グル・チップ・マイクロコントローラである。別の実施
例では、データ・プロセッサ１０は、任意の種類の電気
回路を利用して構築してもよい。メモリ５１〜５４およ
び５６〜５９は、任意の種類のメモリでもよい。データ
処理システム１５の別の実施例は、さらに多くの，ある
いは少ない，もしくは異なる周辺デバイス（７０，７
２）を含んでもよい。さらに、バス６０，６２は３２ビ
ット・バスとして説明したが、本発明の別の実施例はバ
ス６０，６２について任意のビット数を利用してもよ
い。

【００２１】図２は、本発明の一実施例による図１のシ
ステム集積回路２２の一部を示す。システム集積回路２
２は、制御レジスタ９４，バス結合回路１００，比較回
路１０１，制御回路１０２，チップ・セレクト発生回路
１０４，デコード論理１０５，端子１２３，端子１２
４，端子１２６および端子１２８を含む。バス２４は、
制御レジスタ９４，制御回路１０２およびバス結合回路
１００のそれぞれにアドレス，データおよび制御情報を
双方向に転送する。アドレス・バス１１０は、アドレス
・ビット［０−３１］をバス結合回路１００に与えるバ
ス２４の一部である。データ・バス１１２は、データ・
ビット［０−３１］をバス結合回路１００に与えるバス
２４の一部である。制御バス１１６は、バス結合回路か
ら制御回路１０２に制御情報を与えるバス２４の一部で
ある。本発明のある実施例では、制御回路１０２は、一
つまたはそれ以上の端子（図示せず）を介してデータ・
プロセッサの外部に外部バス・サイクル制御信号（例え
ば、アドレス・ストローブ，データ・ストローブ，ライ
ト・イネーブル，カラム・アドレス・ストローブ(colum
n address strobe) ，ロウ・アドレス・ストローブ(row
address strobe)，リード／ライトなど）を与えてもよ
いことに留意されたい。バス２４は、ＣＰＵ１２が制御
レジスタ９４に対してリードおよびライト・アクセスを
実行できるように、制御レジスタ９４に結合される。バ
ス２４は、制御情報を送受信するため制御回路１０２に
結合される。バス２４は、アドレス・ビット［０−３
１］およびデータ・ビット［０−３１］を交信するた
め、アドレス・バス１１０およびデータ・バス１１２を
介してバス結合回路１００に結合される。また、バス２
４は、アドレス・ビット［０−３１］の少なくとも一部
を与えるため、信号１１１を介して比較器回路１０１に
結合される。

【００２２】レジスタ９４は、複数の周辺制御レジスタ
９５（図３）およびチップ・セレクト制御レジスタ（図
示せず）を含む。チップ・セレクト制御レジスタは、バ
ス・ローディング制御ビット，アドレス・レンジ・ビッ
トおよび他のチップ・セレクト制御ビットを含む。バス
・ローディング制御ビットは、コンダクタ１１４によっ
てバス結合回路１００に与えられる。比較回路１０１
は、アドレス・レンジ・ビットと、おそらくは一つまた
はそれ以上の他のチップ・セレクト制御ビットとを受信
するため、チップ・セレクト制御レジスタに結合され
る。比較回路１０１は、複数のコンダクタ１２１を介し
て比較結果信号を制御回路１０２に与える。制御回路１
０２は、複数のコンダクタ１１６によって制御信号をバ
ス結合回路１００に与え、また制御回路１０２は複数の
コンダクタ１１８を介して制御信号をチップ・セレクト
発生回路１０４に与える。制御回路１０２は、制御レジ
スタ９４に双方向に結合される。本発明の一実施例で
は、制御回路１０２は、制御レジスタ９４に格納された
チップ・セレクト制御ビットから制御ビットを受信し、
ステータス情報を他のチップ・セレクト制御ビットに返
送する。ただし、本発明の別の実施例では、制御回路１
０２およびバス結合回路１００の機能は一つの回路に統
合できることを理解されたい。

【００２３】バス結合回路１００は、バス６０を介して
端子１２４に双方向に結合される。バス結合回路１００
は、バス６２を介して端子１２６に双方向に結合され
る。チップ・セレクト発生回路１０４は、複数のチップ
・セレクト・コンダクタ６４〜６７を介して端子１２８
に双方向に結合される。複数の端子１２４は、データ・
プロセッサ１０に対して外部にバス６０を与えるために
用いられる。複数の端子１２６は、データ・プロセッサ
１０に対して外部にバス６２を与えるために用いられ
る。また、複数の端子１２８は、データ・プロセッサ１
０に対して外部にチップ・セレクト信号６４〜６７を与
えるために用いられる。

【００２４】集積回路端子１２４，１２６，１２８は、
データ・プロセッサ１０と電気信号をやり取りできる任
意の種類の装置でもよい。例えば、集積回路端子１２
４，１２６，１２８は、集積回路ピン，半田バンプまた
はワイヤ・コンダクタでもよい。

【００２５】図３は、デコード論理回路１０５をさらに
詳しく示す。デコード論理回路１０５は、ＡＮＤゲート
２００，ＯＲゲート２０２，ＡＮＤゲート２０４，ＯＲ
ゲート２０６，ＡＮＤゲート２０８，ＡＮＤゲート２１
０，ＡＮＤゲート２１２，ＯＲゲート２１４，ＡＮＤゲ
ート２１６，ＡＮＤゲート２１８，ＯＲゲート２２０お
よびＡＮＤゲート２２２，ＡＮＤゲート２２４，ＡＮＤ
ゲート２２６，ＯＲゲート２２８およびＡＮＤゲート２
３０を含む。

【００２６】サイズ１（Ｓ１）信号は、サイズ信号（図
３には図示せず）によってＡＮＤゲート２００の第１反
転入力に与えられる。サイズ０（Ｓ０）信号は、サイズ
・コンダクタによってＡＮＤゲート２００の第２反転入
力と、ＡＮＤゲート２０４の第１反転入力と、ＡＮＤゲ
ート２１８の第１反転入力とに与えられる。ＡＮＤゲー
ト２００の出力は、各ＯＲゲート２０６，２１４，２２
０，２２８の第１入力に与えられる。アドレス１（Ａ
１）信号は、アドレス・バス１１０（図２）によってＡ
ＮＤゲート２０４の第２反転入力と、ＡＮＤゲート２１
０の第１反転入力と、ＡＮＤゲート２１２の第１反転入
力と、ＡＮＤゲート２１８の第２入力と、ＡＮＤゲート
２２４の第１入力と、ＡＮＤゲート２２６の第１入力と
に与えられる。アドレス０（Ａ０）信号は、アドレス・
バス１１０（図２）によってＡＮＤゲート２１０の第２
反転入力と、ＡＮＤゲート２１２の第２入力と、ＡＮＤ
ゲート２２４の第２反転入力と、ＡＮＤゲート２２６の
第２入力とに与えれる。

【００２７】ＡＮＤゲート２０４の出力は、ＯＲゲート
２０６の第２入力と、ＯＲゲート２１４の第２入力とに
結合される。ＡＮＤゲート２１０の出力は、ＯＲゲート
２０６の第３入力に結合される。ＯＲゲート２０６の出
力は、ＡＮＤゲート２０８の第１入力に結合される。Ａ
ＮＤゲート２１２の出力は、ＯＲゲート２１４の第３入
力に結合される。ＯＲゲート２１４の出力は、ＡＮＤゲ
ート２１６の第１入力に結合される。ＡＮＤゲート２１
８の出力は、ＯＲゲート２２０の第２入力と、ＯＲゲー
ト２２８の第２入力とに結合される。ＡＮＤゲート２２
４の出力は、ＯＲゲート２２０の第３入力に結合され
る。ＯＲゲート２２０の出力は、ＡＮＤゲート２２２の
第１入力に結合される。ＡＮＤゲート２２６の出力は、
ＯＲゲート２２８の第３入力に結合される。ＯＲゲート
２２８の出力は、ＯＲゲート２３０の第１入力に結合さ
れる。

【００２８】リード／反転ライト（Ｒ／反転Ｗ）信号
は、ＯＲゲート２０２の第１反転入力に結合される。Ｅ
ＢＣｏｎｔｒｏｌ信号は、ＯＲゲート２０２の第２反転
入力に結合される。ＯＲゲート２０２の出力は、各ＡＮ
Ｄゲート２０８，２１６，２２２，２３０の第２入力に
結合される。ＡＮＤゲート２０８の出力は、イネーブル
・バイト０（ＥＢ０）信号２０４を与える。ＡＮＤゲー
ト２１６の出力は、イネーブル・バイト１（ＥＢ１）信
号２０６を与える。ＡＮＤゲート２２２の出力は、イネ
ーブル・バイト２（ＥＢ２）信号２０８を与える。ＡＮ
Ｄゲート２３０の出力は、イネーブル・バイト３（ＥＢ
３）信号２１０を与える。

【００２９】ここで図４を参照して、図４は、本発明の
一実施例による図２の制御レジスタ９４を示す。本発明
の一実施例では、制御レジスタ９４は、複数のレジスタ
３００〜４００を含み、これら複数のレジスタのうち所
定の一つは、複数のチップ・セレクト信号のうち所定の
一つに対応する。例えば、第１チップ・セレクト信号は
制御レジスタ３００に対応し、最後のチップ・セレクト
信号は制御レジスタ４００に対応する。各複数のレジス
タは、複数のチップ・セレクト信号６４〜７４のうち対
応する一つの動作を制御するＣＳＥＮ（チップ・セレク
ト・イネーブル）ビットを含む。与えられたチップ・セ
レクト信号についてＣＳＥＮビットが論理０値の場合、
対応する集積回路端子はディセーブルされ、出力は常に
ニゲートされる。対応するチップ・セレクト信号によっ
てマッピングされたアドレスへデータ・プロセッサ１０
がアクセスを試みる結果、転送エラーが生じ、チップ・
セレクト信号はアサートされない。ＣＳＥＮビットが論
理１値の場合、対応する集積回路端子はイネーブルさ
れ、アクセス・アドレスが外部デバイスおよびチップ・
セレクト信号に対応するレンジ内のとき、アサートされ
たチップ・セレクト信号を与える。ＣＳＥＮビットは、
リセット動作中にクリアされる。

【００３０】さらに、各複数のレジスタは、ＰＡ（ピン
・アサート）ビットを含む。ＰＡビットは、チップ・セ
レクト信号に対応する集積回路端子がプログラマブル出
力ピンとして動作している場合に、アクティブ・ロー(a
ctive low)出力をアサートまたはニゲートするために用
いられる。ＰＡビットは、ＰＦビットがクリアされる
か、あるいはＣＳＥＮビットがセットされる場合に無視
される。

【００３１】また、各複数のレジスタは、ＰＦ（ピン・
ファンクション）ビットも含む。ＰＦビットは、対応す
る集積回路端子の機能（ファンクション）を選択するた
めに用いられる。例えば、ＰＦビットが論理０値のと
き、集積回路端子はチップ・セレクト出力として用いら
れる。ＰＦビットが論理１値のとき、集積回路端子は、
ＣＳＥＮビットがクリアされる場合に、プログラマブル
出力制御集積回路端子として用いられる。

【００３２】各複数のレジスタ３００〜４００は、ＷＰ
（ライト・プロテクト）ビットも含む。ＷＰビットは、
対応するチップ・セレクト信号によって定義されるアド
レス・レンジにライト動作を制限するために用いられ
る。ＷＰビットが論理０値のとき、対応するチップ・セ
レクト信号によって定義されるアドレス・レンジにおい
てライト動作が許される。ＷＰビットが論理１値のと
き、ライト動作は禁止される。データ・プロセッサ１０
が対応するチップ・セレクト信号によってマッピングさ
れたアドレスにライトを試みる場合、転送エラーがＣＰ
Ｕ１２に送出され、チップ・セレクト信号はニゲートさ
れたままとなる。

【００３３】図４に示すＤＳＺ（データ・ポート・サイ
ズ）ビットは、デバイス・データ・ポートのデータ・ビ
ット幅を定義する。

【００３４】ＥＢＣ（イネーブル・バイト・コントロー
ル）ビットは、どのアクセス・タイプが図２においてイ
ネーブル・バイト２０４〜２１０として表される複数の
イネーブル・バイト信号をアサートするかを示す。さら
に、イネーブル・バイトは、図４においてＥＢ０２０
４，ＥＢ１２０６，ＥＢ２２０８，ＥＢ３２１０
として表される。任意の一つのイネーブル・バイト・コ
ントロール・ビットが論理０値のとき、データ・プロセ
ッサ１０によるリードおよびライト・アクセスは複数の
イネーブル・バイト信号のうち対応する一つをアサート
することが許される。従って、ＥＢＣビットが論理０値
のとき、対応するイネーブル・バイト信号はバイト・イ
ネーブルとして動作するように構成される。しかし、任
意の一つのイネーブル・バイト・コントロール・ビット
が論理１値のとき、データ・プロセッサ１０によるライ
ト・アクセスのみが複数のイネーブル・バイト信号のう
ち対応する一つをアサートすることが許される。従っ
て、ＥＢＣビットが論理１値のとき、対応するイネーブ
ル・バイト信号はライト・イネーブルとして動作するよ
うに構成される。ＥＢＣビットは、各複数のレジスタ９
５について、またそのため各複数のチップ・セレクト信
号について、異なる構成が可能である。

【００３５】各複数のレジスタ９５は、ＤＡ（デバイス
属性(Device Attributes) ）値も含み、これはデバイス
固有の属性と、チップ・セレクト信号に接続される外部
デバイスに対するアクセスについてウェート・ステート
の数をプログラムするＷＳＣ（ウェート・ステート・コ
ントロール）値とを示すために用いられる。本発明のこ
の実施例では、１１１の符号化は、サイクルを終了する
ため外部の転送肯定応答(Transfer Acknowledge)（Ｔ
Ａ）入力信号がサンプリングされることを示す。ただ
し、ＴＡ信号は外部アクセスがいつ終了されたかを示す
ことに留意されたい。ＷＳＣビットの他のすべての符号
化は、内部生成終了(internally generatedterminatio
n)をイネーブルする。アクセスが内部終了した場合、Ｔ
Ａ信号のステートは無視される。

【００３６】本発明の別の実施例は、より多い，少ない
または異なるレジスタ・ビット・フィールドを利用で
き、また、各レジスタ・ビット・フィールドは、制御，
ステータスまたは制御およびステータスの両方に利用で
きることを留意されたい。さらに、本発明の別の実施例
は、ＥＢＣビットなどのビット・フィールドを一つまた
はそれ以上の個別のレジスタに配置してもよい。また、
本発明の異なる実施例では、図４に示す各レジスタ・ビ
ット・フィールドについて任意の数のビットを含んでも
よい。さらに、本発明のある実施例では、一つまたはそ
れ以上のレジスタ・ビット・フィールドの制御機能は少
ないレジスタ・ビット・フィールドに統合または符号化
してもよい。本発明の動作ここで、本発明の動作についてさらに詳しく説明する。
図１に示すデータ処理システム１５の動作中に、データ
・プロセッサ１０は、メモリ・バンク５０，メモリ・バ
ンク５５，集積回路７０および集積回路７２のいずれか
に格納されたデータにアクセスできる。これらの外部デ
バイスのそれぞれは、異なるインタフェースを必要とす
ることがある。例えば、図１に示す例では、メモリ・バ
ンク５０の各メモリ５１〜５４は、８ビットのデータ・
バス・ビット幅を有する。また、メモリ・バンク５５の
メモリ５６〜５８は、１６ビットのデータ・バス・ビッ
ト幅を有する。さらに、メモリ５１〜５４と異なり、メ
モリ５６，５８では、対応するメモリから下位バイトの
みまたは上位および下位バイトの両方を取り出すべきか
どうかをデータ・プロセッサが指定する必要がある。さ
らに、集積回路７０，７２は、データ・プロセッサ１０
との多重化データ・バス・インタフェースを必要とす
る。メモリ・バンク５０のメモリ，メモリ・バンク５５
のメモリおよび集積回路７０，７２のインタフェースに
おいて大きな相違があっても、データ・プロセッサ１０
において実施される本発明は、余分な論理回路またはソ
フトウェアの介入なしに、各外部デバイスに適切な制御
およびデータ値を与える。

【００３７】本発明について詳しく説明する前に、デー
タ処理システム１５の動作について概説する。データ処
理システム１５において、各外部デバイスにはデータ・
プロセッサ１０のメモリ・マップにおけるアドレス・レ
ンジが割り当てられる。データ・プロセッサ１０がメモ
リ・バンク５０に対応する第１アドレス・レンジ内のア
ドレスにアクセスするとき、チップ・セレクト１信号６
４がアサートされ、各メモリ５１〜５４をイネーブルす
る。同様に、データ・プロセッサ１０がメモリ・バンク
５５に対応する第２アドレス・レンジ内のアドレスにア
クセスするとき、チップ・セレクト２信号６５がアサー
トされ、メモリ５６，５８をイネーブルする。同様に、
データ・プロセッサ１０が集積回路７０に対応する第３
アドレス・レンジまたは集積回路７２に対応する第４ア
ドレス内のアドレスにアクセスするとき、チップ・セレ
クト３信号またはチップ・セレクト４信号がそれぞれア
サートされる。

【００３８】複数のチップ・セレクト信号のうち一つが
アサートされると、対応する外部デバイスと正しくイン
タフェースするために、他の制御情報も与えなければな
らない。例えば、チップ・セレクト１信号がアサートさ
れた場合にも、出力イネーブル信号および複数のイネー
ブル・バイト信号のうち対応する一つをアサートしなけ
ればならない。前述のように、出力イネーブル信号は複
数のメモリ５１〜５４のそれぞれの反転ＯＥ入力に与え
られる。また、複数のイネーブル・バイト信号のうち対
応する一つは、複数のメモリ５１〜５４のうち関連する
一つのＲ／反転Ｗ入力に与えられる。ただし、複数のイ
ネーブル・バイト信号がＲ／反転Ｗ入力に与えられる場
合、複数のイネーブル・バイト信号はライト・イネーブ
ル信号として機能することに留意されたい。また、本発
明のこの実施例では、複数のイネーブル・バイト信号の
それぞれは、論理低値のときアサートされるとみなされ
ることに留意されたい。従って、複数のイネーブル・バ
イト信号のうち一つがアサートされると、反転ＯＥ入力
はニゲートされ、適切なチップ・セレクト信号がアサー
トされ、メモリ・バンク５０内の関連メモリがイネーブ
ルされ、バス６０を介してデータ・プロセッサ１０によ
って与えられる８ビット・データ値を格納する。同様
に、複数のイネーブル・バイト信号のうち一つがニゲー
トされ、反転ＯＥ入力がアサートされると、メモリ・バ
ンク５０内の関連メモリはイネーブルされ、バス６２を
介してデータ・プロセッサ１０に８ビット・データ値を
与える。第２の例では、チップ・セレクト２信号がアサ
ートされ、データ・プロセッサ１０がメモリ・バンク５
５に関連するアドレス番地にアクセスしたことを示す場
合を想定する。この場合も、チップ・セレクト２信号が
アサートされるとき、対応する外部デバイスと正しくイ
ンタフェースするため他の制御情報も与えなければなら
ない。例えば、チップ・セレクト２信号がアサートされ
た場合でも、出力イネーブル信号およびＲ／反転Ｗ信号
もアサートしなければならない。さらに、メモリ５６，
５８のそれぞれは上位バイト（ＵＢ）イネーブル入力お
よび下位バイト（ＬＢ）イネーブル入力を必要とし、い
ずれかのメモリに対応するこれら２つのイネーブル・バ
イト信号のうち少なくとも一つをアサートしなければな
らない。図１に示すこの例では、メモリ５６，５８は、
１６ビットを有するデータを与える。データは１６ビッ
トを有するので、メモリ５６，５８では、データ・プロ
セッサ１０がこのデータ値の上位または下位バイトのう
ち一方または両方をデータ・プロセッサ１０と交信する
かどうかを指定する必要がある。従って、第２の例で
は、複数のバイト・イネーブル信号は、メモリ５１〜５
４の場合と同様にライト・イネーブル信号として構成し
てはならず、上位および下位バイトのデータのうち一方
または両方を交信するため、メモリ５６またはメモリ５
８のいずれかを選択的にイネーブルするためのバイト・
イネーブル信号として構成しなければならない。データ
のリードまたはライトを行うかは、Ｒ／反転Ｗ信号の値
によって決定される。

【００３９】（図２に示すような）制御レジスタは、各
イネーブル・バイト信号が各外部デバイスと正しくイン
タフェースするようにイネーブル・バイト信号の機能を
制御する。制御レジスタおよびイネーブル・バイト信号
のダイナミックな制御可能性については、以下でさらに
詳しく説明する。

【００４０】データ・プロセッサ１０の動作中に、複数
の制御レジスタ９４は、チップ・セレクト機能を必要と
するデータ処理動作の実行前に、チップ・セレクト制御
情報が書き込まれる。チップ・セレクト制御情報は、複
数の制御レジスタ９４についてすでに説明済みである。

【００４１】さらに、データ・プロセッサ１０の動作中
に、ＣＰＵ１２は外部バス・サイクルを開始できる。外
部バス・サイクルとは、バス６０，６２を介してデータ
・プロセッサ１０の外部で駆動されるバス・サイクルの
ことでである。ＣＰＵ１２は、バス２４上でアドレス値
と、対応するデータ値と、適切な制御信号とを駆動する
ことによって外部バス・サイクルを開始する。比較回路
１０１は、バス２４からアドレス値を受信し、また複数
の制御レジスタ９４におけるレジスタ番地（図示せず）
から複数のアドレス・レンジ・ビットを受信する。次
に、比較回路１０１は、受信したアドレス値に関連する
アドレス・レンジを判定する。本発明の一実施例では、
比較回路１０１はバス２４からのアドレス値の少なくと
も一部を、複数の制御レジスタ９４によって与えられる
アドレス・レンジ・ビットの各セットと比較する。複数
のアドレス・レンジ・ビットは、アドレス・レンジを指
定するため任意の方法および任意の数のビット・フィー
ルドを利用してもよい。

【００４２】次に、比較回路１０１は、制御信号１２１
を制御回路１０２に転送する。制御信号１２１は、どの
アドレス・レンジ、また、どのチップ・セレクト信号お
よび（図４に示す複数の制御レジスタ９４の）複数のレ
ジスタ３００〜４００のうちどれを制御回路１０２に利
用するかを示す。次に、制御回路１０２は、制御信号１
１８をチップ・セレクト発生回路１０４に与え、複数の
チップ・セレクト信号のうちどれをアサートするかを選
択する。また、制御回路１０２はコンダクタ１２２を介
して制御信号を複数の制御レジスタ９４に送出し、複数
のレジスタ３００〜４００のうちどれを選択するかを選
択する。例えば、受信されたアドレス値が第１群のアド
レス・レンジ・ビットによって指定された第１アドレス
・レンジにある場合、制御回路１０２は複数の制御レジ
スタ９４のうち第１制御レジスタを選択する。第１制御
レジスタが選択されると、第１制御レジスタは、格納さ
れたＥＢＣビットの値に基づいた論理値を有するＥＢＣ
ｏｎｔｒｏｌ信号をデコード論理回路１０５に与える。
同様に、第２の受信されたアドレス値が第２群のアドレ
ス・レンジ・ビットによって指定された第２アドレス・
レンジにある場合、制御回路１０２は複数の制御レジス
タ９４のうち第２制御レジスタを選択する。第２制御レ
ジスタが選択されると、第２制御レジスタは、第２制御
レジスタに格納されたＥＢＣビットの値に基づいた論理
値を有するＥＢＣｏｎｔｒｏｌ信号をデコード論理回路
１０５に与える。所定のチップ・セレクト信号に関連す
る制御レジスタに格納された値に応答してＥＢＣｏｎｔ
ｒｏｌ信号の値を判定することにより、いかなる種類の
ソフトウェア介入なしに、データ・プロセッサ１０によ
る各バイト・アクセス毎にＥＢＣｏｎｔｒｏｌ信号をダ
イナミックに修正できる。

【００４３】ＥＢＣｏｎｔｒｏｌ信号だけでなく、複数
の制御レジスタ９４はコンダクタ１２２を介してチップ
・セレクト制御ビットを制御回路１０２に与え、セレク
ト信号１１４をバス結合回路１００に与える。セレクト
信号１１４によって与えられる値に基づいて、バス結合
回路１００は、バス６０およびバス６２のうちいずれと
情報を交信するかを判定する。制御回路１０２は、複数
のコンダクタ１１６を介してタイミングおよび他の制御
情報をバス結合回路１００に与えることができる。

【００４４】図２において、複数の端子１２４は、デー
タ・プロセッサ１０に対して外部にバス６０を提供する
ことに留意されたい。複数の端子１２６は、データ・プ
ロセッサ１０に対して外部にバス６２を提供し、複数の
端子１２８は、データ・プロセッサ１０に対して外部に
チップ・セレクト信号６４〜６７を与える。

【００４５】複数の端子１２８によって与えられるイネ
ーブル・バイトの機能を判定するため、デコード論理回
路１０５は、アドレス・コンダクタによって交信された
アドレス値の一部と、ＥＢＣｏｎｔｒｏｌ信号と、サイ
ズ信号と、Ｒ／反転Ｗ信号とを論理的に組み合わせる。
Ｒ／反転Ｗ信号は、データ・プロセッサ１０がリードま
たはライト動作を実行しているかどうかを示す。さら
に、本発明のこの実施例では、アドレス値は、アクセス
されたアドレスのアドレス・ビット０（Ａ０）および１
（Ａ１）に対応する。ＥＢＣｏｎｔｒｏｌ信号は、複数
のレジスタ３００〜４００のうち選択された一つにおけ
るＥＢＣビットの値に応答して選択的にアサートされ
る。前述のように、ＥＢＣビットがニゲートされると、
データ・プロセッサ１０によるリードおよびライト・ア
クセスは、デコード論理１０５の複数のイネーブル・バ
イト出力をアサートすることが許される。従って、ＥＢ
Ｃビットがニゲートされると、複数のイネーブル・バイ
ト出力はバイト・イネーブルとして構成される。ＥＢＣ
ビットがアサートされると、データ・プロセッサ１０に
よるライト・アクセスのみがデコード論理１０５の複数
のイネーブル・バイト出力をアサートすることが許され
る。従って、ＥＢＣビットがアサートされると、複数の
イネーブル・バイト出力はバイト・イネーブルではな
く、ライト・イネーブルとして構成される。

【００４６】データ・プロセッサ１０によるアクセスの
サイズを判定するためには、サイズ情報がデコード論理
１０５によって必要とされる。本発明のこの実施例で
は、２つのサイズ信号、すなわちサイズ０（Ｓ０）およ
びサイズ１（Ｓ１）がこの情報を表す。Ｓ０およびＳ１
の両方が論理０値の場合、外部メモリから４バイトがア
クセスされる。Ｓ１が論理０値で、Ｓ０が論理１値の場
合、外部メモリから１バイトがアクセスされる。Ｓ１が
論理１値で、Ｓ０が論理０値の場合、外部メモリから２
バイトがアクセスされる。Ｓ０およびＳ１の両方が論理
１値の状態は、将来用にリザーブされる。

【００４７】前述のように、ＥＢＣｏｎｔｒｏｌ信号が
アサートされると、複数のイネーブル・バイト信号はラ
イト・イネーブル信号として機能し、データ・プロセッ
サ１０によるライト動作中にのみイネーブル・バイト信
号をアサートする。前述のように、データ・プロセッサ
１０によってアクセスされるアドレスが８ビットのデー
タを交信するメモリまたは周辺デバイスのレンジ内の場
合に、イネーブル・バイト信号はライト・イネーブルと
して構成される。本発明では、図１のメモリ・バンク５
０のメモリ５１〜５４はこのようなデバイスである。外
部デバイスが８ビットのデータのみを交信する場合、デ
ータのどの部分にアクセスするかを指定する必要は一般
にない。従って、選択されたメモリ回路に格納されるデ
ータ値をデータ・プロセッサが書き込むときを単純に示
すため、対応するイネーブル・バイト信号をデバイスの
Ｒ／反転Ｗ入力に与えることができる。

【００４８】一例として、データ・プロセッサ１０によ
ってアクセスされる第１アドレスがメモリ・バンク５０
に格納されるメモリに対応するものと仮定する。このた
め、チップ・セレクト１信号がアサートされる。さら
に、データ処理システム１５のユーザが複数の制御レジ
スタ９４を適切にプログラムしたと仮定する。このた
め、制御回路１０２がメモリ・バック５０がアクセスさ
れたことを示すとき、複数の制御レジスタ９４のうち対
応する一つもアクセスされる。複数の制御レジスタ９４
のうち対応する一つは、ＥＢＣｏｎｔｒｏｌ信号をデコ
ード論理１０５に与える。メモリ・バンク５０は８ビッ
ト幅のデータを有するメモリのみを含むので、ＥＢＣｏ
ｎｔｒｏｌ信号はアサートされる。ＥＢＣｏｎｔｒｏｌ
信号がアサートされると、デコード論理１０５は、デー
タ・プロセッサ１０がライト動作を実行中の場合に、複
数のイネーブル・バイト信号のうち適切なサブセットの
みをアサートする。複数のイネーブル・バイト信号がラ
イト・イネーブル信号として機能する場合、データ・プ
ロセッサ１０は、それぞれに格納されたデータ値を損な
わずに、メモリ・バンク５０の各メモリ５１〜５４によ
って与えられるすべてのデータを読み込むことができる
ことに留意されたい。データ・プロセッサ１０がメモリ
５１〜５４のうち特定の一つに対してライト動作を行う
とき、イネーブル・バイトは、データ値がメモリ５１〜
５４のうち選択された一つに書き込まれ、かつ他のメモ
リにおけるデータが損なわれないように、選択的にアサ
ートおよびニゲートされなければならない。デコード論
理１０５は、書き込まれるメモリに対応するイネーブル
・バイトのみがアサートされ、従ってそのメモリのみが
書き込まれることを保証する。

【００４９】データ処理システム１５の動作の他の時点
で、ＥＢＣｏｎｔｒｏｌ信号はニゲートされ、複数のイ
ネーブル・バイト信号はバイト・イネーブル信号として
機能する。バイト・イネーブル信号として機能すると
き、イネーブル・バイト信号は、データ・プロセッサに
よるリードまたはライト動作中のいずれかでアサートさ
れなければならない。前述のように、イネーブル・バイ
ト信号は、データ・プロセッサ１０によってアクセスさ
れるアドレスが８ビット以上のデータを交信するメモリ
または周辺デバイスのレンジ内にあるとき、バイト・イ
ネーブルとして構成される。本発明では、図１のメモリ
・バンク５５のメモリ５６〜５８は、このようなデバイ
スである。外部デバイスが８ビット以上のデータを交信
するとき、データのどの部分にアクセスするかを指定す
る必要が一般にある。従って、データ・プロセッサ１０
が選択されたメモリ回路におけるデータ値の上位バイト
または下位バイトをそれぞれアクセスするときを示すた
め、対応するイネーブル・バイト信号がデバイスの上位
バイト（ＵＢ）入力および下位バイト（ＬＢ）入力に与
えられる。

【００５０】一例として、データ・プロセッサ１０によ
ってアクセスされる第２アドレスがメモリ・バンク５５
内に格納されたメモリに対応すると仮定する。このた
め、チップ・セレクト２信号がアサートされる。さら
に、データ処理システム１５のユーザが複数の制御レジ
スタ９４を適切にプログラムしたと仮定する。このた
め、メモリ・バンク５５がアクセスされたことを制御回
路１０２が示すとき、複数の制御レジスタ９４のうち対
応する一つもアクセスされる。複数の制御レジスタ９４
のうち対応する一つは、ＥＢＣｏｎｔｒｏｌ信号をデコ
ード論理１０５に与える。メモリ・バンク５５は８ビッ
ト幅以上のデータを有するメモリのみを含むので、ＥＢ
Ｃｏｎｔｒｏｌ信号はニゲートされる。ＥＢＣｏｎｔｒ
ｏｌ信号がニゲートされると、デコード論理１０５は、
アクセスされたメモリ番地に対応するイネーブル・バイ
ト信号のみをアサートする。

【００５１】この第２の例では、第１イネーブル・バイ
ト信号はアクセスされるメモリのＵＢ入力のために必要
であり、第２イネーブル・バイト信号は、ＬＢ入力のた
めに必要である。さらに、この第２の例では、デコード
論理１０５は、ＥＢＣｏｎｔｒｏｌ信号，Ｓ１信号，Ｓ
０信号，Ａ１信号およびＡ０信号に応答して、イネーブ
ル・バイト信号をアサートする。これらの信号のそれぞ
れの機能については、すでに詳しく説明済みである。従
って、４バイトをアクセスすることを示すためＳ１およ
びＳ０信号がアサートされると、イネーブル・バイト信
号２０４〜２１０のそれぞれはアサートされ、データ・
プロセッサ１０がメモリ５６およびメモリ５８に格納さ
れたデータの上位バイトおよび下位バイトをアクセスす
ることを可能にする。

【００５２】１バイトのみをアクセスする場合、Ｓ０信
号はアサートされ、Ｓ１信号はニゲートされて、デコー
ド論理１０５に与えられる。次に、Ａ１およびＡ０信号
は、上位バイトまたは下位バイトをアクセスするかを判
定するために用いられる。この例では、データ・プロセ
ッサ１０がメモリ５６に格納されたアドレス値の上位バ
イトのみに値を書き込む場合には、イネーブル・バイト
２０８信号がアサートされる。さらに、チップ・セレク
ト２信号およびライト・イネーブル信号がアサートされ
る。

【００５３】同様に、２バイトをアクセスする場合、Ｓ
１信号はアサートされ、Ｓ０信号はニゲートされて、デ
コード論理１０５に与えられる。次に、Ａ１およびＡ０
信号は、上位バイトおよび下位バイトの両方をアクセス
するかどうかを判定するために用いられる。この例で
は、データ・プロセッサ１０がメモリ５６に格納された
アドレス値に１６ビット値を書き込む場合、イネーブル
・バイト２０８信号およびイネーブル・バイト２１０信
号の両方がアサートされる。さらに、チップ・セレクト
２信号およびライト・イネーブル信号がアサートされ
る。

【００５４】Ａ１およびＡ０は、１バイトまたはそれ以
上の長さでもよいオペランドの最初のバイトを示す。

【００５５】同様に、複数のイネーブル・バイト信号の
柔軟性を利用して、データ・プロセッサ１０が集積回路
７０および集積回路７２と交信することを可能にでき
る。

【００５６】複数のイネーブル・バイト信号の機能を選
択的に決定できることは、さまざまなインタフェース条
件を有する多数の周辺デバイスと交信しなければならな
いデータ・プロセッサについて柔軟な解決方法を提供す
る。本発明により、制御レジスタ内の制御ビットは、現
在のバイト・アクセスに基づいてイネーブル・バイト信
号がどの機能を実行するかを決定できる。従って、イネ
ーブル・バイト信号の機能は、ソフトウェアの介入なし
に、あるメモリのアクセスから別のメモリのアクセスへ
とダイナミックに変更できる。ほとんどソフトウェアの
介入なしにこのような柔軟性を提供することにより、本
発明はあらゆる集積回路マイクロプロセッサで用いられ
る低コストなチップ・セレクト論理回路を提供する。

【００５７】本明細書で説明した発明の実施は一例にす
ぎず、本明細書で説明した機能を実行する多くの他の実
施が存在する。例えば、複数の制御レジスタ９４のそれ
ぞれにおけるＥＢＣビットは、更なるビットを含むよう
に拡張でき、従って、更なる高機能化が可能になる。

【００５８】本発明について特定の実施例を参照して図
説してきたが、更なる修正および改善は当業者に想起さ
れる。従って、本発明は図示の特定の形式に制限され
ず、特許請求の範囲は本発明の範囲から逸脱しない一切
の修正を網羅するものとする。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ処理システムを
示すブロック図である。

【図２】図１のデータ処理システムのシステム集積回路
の一部を示すブロック図である。

【図３】図２のシステム集積回路の一部のデコード論理
回路を示すブロック図である。

【図４】図２のシステム集積回路の一部のチップ・セレ
クト制御レジスタを示すブロック図である。

【符号の説明】

１０データ・プロセッサ１２中央処理装置（ＣＰＵ）１５データ処理システム２２システム集積回路２４バス５０，５５メモリ・バンク５１，５２，５３，５４メモリ５６，５８メモリ６０，６２バス６４チップ・セレクト１コンダクタ６５チップ・セレクト２コンダクタ６６チップ・セレクト３コンダクタ６７チップ・セレクト４コンダクタ７０，７２集積回路２０４，２０６，２０８，２１０イネーブル・バイト
信号９４制御レジスタ９５複数の制御レジスタ１００バス結合回路１０１比較回路１０２制御回路１０４チップ・セレクト発生回路１０５デコード論理１１０アドレス・バス１１２データ・バス１１４コンダクタ１１６制御バス１１８，１２１コンダクタ１２３，１２４，１２６，１２８端子２００，２０４，２０８，２１０，２１２，２１６，２
１８，２２２，２２４，２２６，２３０ＡＮＤゲート２０２，２０６，２１４，２２０，２２８ＯＲゲート２０４イネーブル・バイト０（ＥＢ０）信号２０６イネーブル・バイト１（ＥＢ１）信号２０８イネーブル・バイト２（ＥＢ２）信号２１０イネーブル・バイト３（ＥＢ３）信号３００〜４００レジスタ

Claims

【特許請求の範囲】

【請求項１】データ・プロセッサ（１０）であって：
複数のアドレス値，複数のデータ値および複数の制御値
を交信する中央処理装置（１２）；およびシステム集積
ユニット（２２）であって：前記複数のアドレス値を受
信するため前記中央処理装置に結合された比較回路（１
０１）であって、第１群のアドレス値を含むアドレス・
レンジを示す比較信号を与える比較回路と；前記複数の
制御値を受信するため前記中央処理装置に結合され、か
つ比較信号を受信するため前記比較回路に結合された制
御回路（１０２）であって、第１外部デバイスに対応す
る第１制御信号を与え、かつ複数の内部制御信号を与え
る制御回路（１０２）と；前記第１制御値を受信するた
め前記制御回路に結合された制御レジスタ（９４）であ
って、前記第１制御値に基づいて第１イネーブル・バイ
ト制御値を選択的に与える制御レジスタ（９４）と；前
記第１イネーブル・バイト制御値を受信するため前記制
御レジスタに結合され、前記複数の内部制御信号を受信
するため前記制御回路に結合され、前記複数のアドレス
値を受信するため前記中央処理装置に結合されたデコー
ド論理回路（１０５）であって、前記デコード論理回路
は、前記第１イネーブル・バイト制御値と、前記複数の
内部制御信号の一部と、前記複数のアドレス値の一部と
を論理的に組み合わせて、第２および第３論理状態のう
ち一方の第１イネーブル・バイト信号を与え、前記第１
イネーブル・バイト信号は、前記第２論理状態のとき
に、ライト・イネーブル機能を実行し、前記第１イネー
ブル・バイト信号は、前記第３論理状態のときに、バイ
ト・イネーブル機能を実行する、デコード論理回路（１
０５）と；からなるシステム集積ユニット（２２）；に
よって構成されることを特徴とするデータ・プロセッ
サ。
【請求項２】データ処理システム（１５）であって：
データ・バスを介して第１データ値を選択的に交信する
第１外部デバイス（５１〜５８）；前記データ・バスを
介して第２データ値を選択的に交信する第２外部デバイ
ス；データ・プロセッサ（１０）であって：複数の内部
アドレス値，複数の内部データ値および複数の内部制御
値を交信する中央処理装置（１２）；およびシステム集
積ユニット（２２）であって：前記複数の内部アドレス
値を受信するため前記中央処理装置に結合された比較回
路であって、前記複数の内部アドレス値のうち第１の内
部アドレス値を含むアドレス・レンジを示す第１比較信
号を与える比較回路（１０１）と；前記複数の制御値を
受信するため前記中央処理装置に結合され、前記第１比
較信号を受信するため前記比較回路に結合された制御回
路（１０２）であって、前記第１外部デバイスに対応す
る第１制御値を与え、かつ第１群の内部制御信号を与え
る制御回路（１０２）と；前記第１制御値を受信するた
め前記制御回路に結合された制御レジスタ（９４）であ
って、前記第１制御値に応答して第１イネーブル・バイ
ト制御値を選択的に与える制御レジスタ（９４）と；前
記第１イネーブル・バイト制御値を受信するため前記制
御レジスタに結合され、前記複数の内部制御信号を受信
するため前記制御回路に結合され、前記複数の内部アド
レス値を受信するため前記中央処理装置に結合されたデ
コード論理回路（１０５）であって、前記デコード論理
回路は、前記第１イネーブル・バイト制御値と、前記複
数の内部制御信号の一部と、前記複数のアドレス値の一
部とを論理的に組み合わせて、第２および第３論理状態
のうち一方の第１イネーブル・バイト信号を与え、前記
第１イネーブル・バイト信号は、前記第２論理状態のと
きに、前記第１外部デバイスに対してライト・イネーブ
ル機能を実行し、前記第１イネーブル・バイト信号は、
前記第３論理状態のときに、前記第１外部デバイスに対
してバイト・イネーブル機能を実行する、デコード論理
回路（１０５）と；からなるシステム集積ユニット（２
２）；を含むデータ・プロセッサ；によって構成される
データ処理システム。
【請求項３】データ・プロセッサ（１０）であって：
複数のアドレス値，複数のデータ値および複数の制御値
を交信する中央処理装置（１２）；前記複数の制御値を
受信するため前記中央処理装置に結合された制御回路
（１０２）であって、第１制御値および複数の内部制御
信号を与える制御回路（１０２）；および前記第１制御
値を受信するため前記制御回路に結合された第１制御レ
ジスタ（９４）であって、前記第１制御レジスタは、前
記第１制御値に応答して第１イネーブル・バイト制御値
を選択的に与え、前記第１イネーブル・バイト制御値
は、第１イネーブル・バイト信号がライト・イネーブル
機能を実行するときおよび前記第１イネーブル・バイト
信号がバイト・イネーブル機能を実行するときを示す、
第１制御レジスタ（９４）；によって構成されることを
特徴とするデータ・プロセッサ。
【請求項４】データ・プロセッサ（１０）において外
部デバイスにアクセスする方法であって：中央処理装置
（１２）と複数のアドレス値，複数のデータ値および複
数の制御値を交信する段階；前記複数のアドレス値を受
信するため、比較回路（１０１）を前記中央処理装置に
結合する段階；前記比較回路をイネーブルして、前記複
数のアドレス信号のうち第１アドレス信号を含むアドレ
ス・レンジを示す比較信号を与える段階；前記複数の制
御値を受信するため、制御回路を前記中央処理装置に結
合する段階；前記比較信号を受信するため、前記制御回
路を前記比較回路に結合する段階；前記制御回路をイネ
ーブルして、第１外部デバイス（５１〜５８）に対応す
る第１制御値を与え、かつ前記制御回路が複数の内部制
御信号を与える段階；前記第１制御値を受信するため、
制御レジスタ（９４）を前記制御回路に結合する段階；
前記制御レジスタをイネーブルして、前記第１制御値に
応答して第１イネーブル・バイト制御値を選択的に与え
る段階；前記第１イネーブル・バイト制御値を受信する
ため、デコード論理回路（１０５）を前記制御レジスタ
に結合する段階；前記複数の内部制御信号を受信するた
め、前記デコード論理回路を前記制御回路に結合する段
階；前記複数のアドレス値を受信するため、前記デコー
ド論理回路を前記中央処理装置に結合する段階；および
前記デコード論理回路をイネーブルして、前記第１イネ
ーブル・バイト制御値と、前記複数の内部制御信号の一
部と、前記複数のアドレス値の一部とを論理的に組み合
わせて、第２および第３論理状態のうち一方の第１イネ
ーブル・バイト信号を与える段階であって、前記第１イ
ネーブル・バイト信号は、前記第２論理状態のときに、
ライト・イネーブル機能を実行し、前記第１イネーブル
・バイト信号は、前記第３論理状態のときに、バイト・
イネーブル機能を実行する、段階；によって構成される
ことを特徴とする方法。