JPH04260959A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ、アドレスおよ
び制御線を有する内部バスを有するマイクロプロセッサ
に関する。

【０００２】

【従来の技術】マイクロプロセッサまたはマイクロコン
トローラは外部メモリおよび周辺装置と通信するのに類
似の外部バス構成を使用している。これらのバスは複数
個のデータ、アドレスおよび制御線を介して前記周辺装
置との間でバイトまたはワード幅のデータ（８、１６、
３２および６４ビット）の読出しおよび書込みを行う能
力を与える。これらのいわゆるバスはマイクロプロセッ
サまたはマイクロコントローラの主要な通信経路をなし
ている。一般に、２つの形式のバスが一般的になってき
ている。

【０００３】第１のバスコンセプト、多重化バス、は単
一セットの線がプロセッサと外部装置との間でアドレス
およびデータ情報の双方を伝達することを許す。線の数
は通常、一次データサイズまたはアドレス範囲を表すの
に必要とされるビットの数に等しい。追加的に、いくつ
かの制御信号がマイクロプロセッサと周辺装置との間の
通信を制御するのに用いられている。特に、ＡＬＥ信号
は、多重化バスを形成するバス線がアドレスに対して使
用されているか否かを指示する。読出し／書込み線は、
多重化バスがデータに対して使用されているか否か、ま
た多重化バスが駆動される方向を特定する。ＡＬＥ信号
が存在している時間中は、周辺装置はバスを駆動しては
ならない。さもなければシステムが崩壊するであろう。 なぜならば、その時には多重化バスはアドレス信号を伝
送し、また従ってデータ転送は不可能であるからである
。多重化バスコンセプトは、必要とされるピンおよびボ
ードルートの数が少ないために、最初の単一チップマイ
クロプロセッサまたはマイクロコントローラで非常にポ
ピュラーになった。このバスシステムは多くの以前のイ
ンテルおよびインテル・コンパチブルなマイクロプロセ
ッサまたはマイクロコントローラに使用されてきた（た
とえばシーメンス・マイクロコンピュータ・コンポーネ
ント・データ・カタログ１９８８、第４１頁以降を参照
）。

【０００４】第２のバスコンセプト、非多重化バス、は
２つの独立したバスを必要とし、アドレスは第１のバス
を介して、またデータは第２のバスを介して伝送される
。情報の２つの部分が一時に伝送され得るので、非多重
化バスは通常一層良好な性能を与える。このバスコンセ
プトでもデータ伝送を制御するいくつかの制御信号が用
いられる。アドレス信号をデータ信号から隔てるＡＬＥ
信号はこのバスコンセプトでは必要でない。ここでは、
バス上のアドレス信号が安定であることを指示する信号
のみが必要である。インタフェース遅れは一層良好であ
る傾向がある。なぜならば、“トライステート”をオン
およびオフ遅れにインキュア（ｉｎｃｕｒｅ）するデー
タ読出しサイクルの間にデータバスおよび多重化バスが
“トライステート化”されなければならない場合にアド
レスバスは送信専用バスであるからである。この形式の
バスは現在、性能の向上およびピンおよびボードルート
のコストの減少のために、一層一般的になってきた。モ
トローラのマイクロプロセッサの多くには、このバス形
式が組み入れられている。たとえばドイツ特許第　２５
６０４７４号明細書にはこのバス形式を使用するマイク
ロプロセッサが示されている。

【０００５】しかし、多くの異なるインタフェースチッ
プ、メモリまたはマイクロプロセッサ周辺装置が存在し
、また一般に、第１のバスに対して設計されたチップを
第２のバス形式に適合させることおよびその逆が可能で
ない。チップを異なるインタフェースと接続するのに、
インタフェース信号が一方または他方のマイクロプロセ
ッサに適合されるのを許すいくつかの論理装置が必要と
される。

【０００６】一般に、周辺チップの大多数は現在、パッ
ケージサイズおよびコストを減ずるべく多重化バスイン
タフェースを用いている。多くの場合に、これはシステ
ム設計者を制限しない。なぜならば、少量のデータがこ
れらの装置との間で伝送されるからである。しかしメモ
リの場合には、多重化バスを使用するコストは大量のデ
ータが伝送されなければならない場合にシステム性能を
実質的に劣化し得る。このバスは、オペレーションを実
行する内部サイクルの数がバスが制限因子になり得る点
まで減少してきた新しいシステムにおいては一層一般的
になってきた。メモリ速度も、アクセス時間が可能なデ
ータスループットを制限しないようにスケールアップし
てきた。

【０００７】多くの場合に、周辺チップは両環境に販売
することにより市場占有率を増大するべく多重バスイン
タフェース論理を備えてきた。これらの１つ、シーメン
スＳＡＢ８２２５７、はシーメンス・マイクロコンピュ
ータ・コンポーネント・データカタログ１９８８、第６
３５頁に記載されている。これらは、もし高速アクセス
が要求されないならば、単一バス形式のシステムのなか
で非常に有効であることを実証してきたが、これらの周
辺チップでさえも２つの異なるバス構成をサポートする
のに若干の外部ハードウェアを必要とする。

【０００８】従って、多重化バスが内部システムアーキ
テクチュアよりも制限因子となってきたシステムでは、
多くのシステム設計者は一層速い非多重化バス構成に切
換えたいと思っている。多くの製品は、システム設計者
がコストおよび市場への設計時間を減ずるべくシステム
の部分を変更するだけにしたいと思っている多数のサブ
システムを含んでいるので、新しい一層速いサブシステ
ムを有するシステム性能を制限しない一層古いサブシス
テムをもサポートすることは有利である。

【０００９】また、非常に高速のマイクロプロセッサが
低速の周辺デバイスと通信する時には常に、いくつかの
制御信号をスローダウンすることが非常にしばしば必要
である。ＥＰＲＯＭのような低速メモリデバイスはデー
タ読取りのためにいくつかの“待ちステート”の挿入を
必要とする。

【００１０】マイクロコントローラおよびマイクロプロ
セッサの現在の形式は、ユーザーが能動的にバス構成を
切換えることを許さない。

【００１１】

【発明が解決しようとする課題】従って、本発明の課題
は、両バス形式に対する異なるデータバス幅を有する多
重化および非多重化バス形式をサポートする外部バスを
備えたマイクロプロセッサを、異なるバス形式デバイス
を前記マイクロプロセッサの外部バスに接続するのに追
加的なインタフェースハードウェアを必要としないよう
に構成することである。

【００１２】

【課題を解決するための手段】この課題は請求項１の特
徴部分に記載の特徴により解決される。本発明の実施態
様は請求項２以下にあげられている。

【００１３】本発明の基礎は、ソフトウェアまたはハー
ドウェアへの変更なしに多重化および非多重化バスアク
セスの任意の組み合わせを行うことを可能にすることを
ユーザーに許すバス制御ユニットを有するマイクロプロ
セッサまたはマイクロコントローラを供給することであ
る。このバス制御ユニットは、多重化もしくは非多重化
外部バス構成が構成されるように、内部アドレスおよび
データ線をプロセッサの外部ピンに接続する。また、制
御ユニットはそれぞれのバス形式に対するすべての必要
な制御信号を発生し、かつ（または）制御信号線をマイ
クロプロセッサまたはマイクロコントローラのそれぞれ
の出力ピンに接続する。

【００１４】

【実施例】以下、図面を参照して本発明を説明する。

【００１５】図１によれば、マイクロプロセッサまたは
マイクロコントローラは、バス制御ユニット３に接続さ
れている内部アドレスバス４、内部データバス５および
内部制御バス６を有するプロセッサユニット２から成っ
ている。データバス幅は８、１６、３２またはそれ以上
のビットであってよい。プロセッサ２のアドレス空間に
従って、アドレスおよび制御バス４、６の幅が形成され
る。さらにデータバス５およびアドレスバス４は１６ビ
ット幅と仮定される。バス制御ユニット３はその部分に
２つのプログラム可能な入力／出力ポート８、９および
追加的な制御ポートを有し、それらはマイクロプロセッ
サまたはマイクロコントローラの外部ピンに接続されて
おり、また外部バスを構成している。

【００１６】本発明により、マイクロプロセッサは、異
なる外部バス構成を許すバス制御ユニット３を備えてい
る。内部バス４、５、６は前記部分の内部タイミングに
基づいてプロセッサユニット２とバス制御ユニット３と
の間の最適な相互接続を行う。バス制御ユニット３はプ
ロセッサユニット２からの転送がバッファされかつバス
７、８、９を介して外部周辺装置へ相互接続されること
を許す。重要なことは、２組のバス、内部バス４、５、
６および外部バス７、８、９が、通常非常に異なる制御
構造を有することである。バス制御ユニット３はプログ
ラム可能であり、またプログラムされているバス構成に
関係しており、バス制御ユニット３は外部バス線７、８
、９をそれぞれの内部バス４、５、６と相互接続し、タ
イミングを変換し、またもし必要であればバスの信号を
ラッチする。これはたとえば種々のマルチプレクサ、ラ
ッチおよび制御論理を介して行われ得る。たとえば、マ
イクロプロセッサは、本発明により、いくつかの外部ポ
ートを有し得る。バス制御ユニットは、プログラミング
に関係して、外部ポートをそれぞれの内部アドレス、デ
ータおよび制御線と接続する。バス制御ユニット３をプ
ログラムするため、後で説明するいくつかのレジスタが
設けられている。多重化または非多重化バス形式に対し
て必要とされる種々の信号もバス制御ユニット３のなか
に含まれている手段により発生される。これらの制御信
号は追加的なポートを通じてサポートされ得る。

【００１７】バス制御ユニット３は、一方のバスから他
方のバスへの切換の場合に制御信号が延ばされるか否か
を決定する。さらに、制御ユニット３は“待ちステート
”、“読出し／書込み”信号を発生し得るし、周辺装置
により発生される“レディ”信号を評価し得るし、また
外部バス線を“トライステートモード”に切換え得る。 本発明によるマイクロプロセッサの他の特徴は、バス制
御ユニット３のなかに、たとえば、第１のＳＹＳＣＯＮ
レジスタおよび４つのＢＵＳＣＯＮレジスタが設けられ
得ることである。ＳＹＳＣＯＮレジスタはユーザーがマ
イクロプロセッサの標準外部バス形式を定めることを許
す。４つのＢＵＳＣＯＮレジスタは、それらのプログラ
ミングに相応して、種々のバス形式およびバスサイズに
対する４つの独立したアドレス範囲を定める。さらに、
バス制御ユニットはアドレス範囲により定められたＳＹ
ＳＣＯＮレジスタおよびＢＵＳＣＯＮレジスタに対する
“チップ選択”信号を発生し得る。これらのレジスタは
プロセッサユニット２を介してユーザーによりプログラ
ム可能である。ＢＵＳＣＯＮレジスタの数は４に制限さ
れていない。

【００１８】図２ないし図４は本発明の上記の実施例の
応用例である。図２には多重化８ビット幅データバス構
成が示されている。マイクロプロセッサ１は第１のポー
ト８の８ビットを介して周辺装置１０と接続されている
。ポート８の同じ８つの線は、周辺装置１０のアドレス
バスの第１の部分をポート８と接続するラッチ１１にも
接続されている。周辺装置１０のアドレスバスの第２の
部分はマイクロプロセッサ１の第２の部分９の８ビット
と直接に接続されている。この第２のバスとして非多重
化アドレスバスポート９が一方向性ポートとしてプログ
ラムされ得る。さもなければ第１のポート８は双方向性
ポートでなければならない。なぜならば、それは周辺装
置にアドレスおよびデータ情報を供給するからである。 配置を明白にする理由で、アドレスラッチを制御するた
だ１つの制御線７が示されている。

【００１９】図３には多重化１６ビット幅データバス構
成が示されている。マイクロプロセッサ１と周辺装置１
０との間のすべての相互接続は、第２のポート９と周辺
装置１０との間の相互接続を除いて、図２に示されてい
るものと同一である。１６のデータ線が必要とされるの
で、このポート９はマイクロプロセッサ１のデータ線の
上側の８つを周辺装置１０のそれぞれのデータ線と接続
する。ポート９はいま１６ビットアドレス信号をラッチ
するラッチ１１にも接続されている。この場合、マイク
ロプロセッサの両ポート８、９は多重化されている。再
び制御バスは、アドレスラッチ制御信号を除いて、明白
のために示されていない。

【００２０】図２、３中に示されているラッチ１１は通
常、インテル・コンパチブル周辺装置のなかに含まれて
いる。

【００２１】図４には、先の図２、３中に示されている
同一のマイクロプロセッサまたはマイクロコントローラ
を有する非多重化バス構成の応用が示されている。マイ
クロプロセッサ１は、双方向性データ情報を転送する第
１のポート８を介して周辺装置１０に相互接続されてい
る。代替的に、バス幅に従ってポート８の８または１６
ビットが使用され得る。第２の１６ビット幅ポート９は
プロセッサ１のアドレス線を周辺装置１０のそれぞれの
入力端と接続する。再び、制御バスは図４中に示されて
いない。

【００２２】本発明によりマイクロプロセッサポートお
よび周辺装置の他の組み合わせも想像可能である。

【００２３】中核制御プロセッサユニット（ＣＰＵ）は
システム状態情報の維持、システム構成オプションの用
意、コードメモリ区分化（セグメンテーション）および
データメモリページングの制御などのために特殊機能レ
ジスタのセットを必要とする。これらのレジスタはプロ
グラマーにより明示的に変更され得るだけでなく、通常
命令処理の間にＣＰＵにより暗示的に更新され得る。

【００２４】図５には、バス制御ユニットのなかに含ま
れている特殊な１６ビット幅レジスタが示されている。 第１のレジスタ、ＳＹＳＣＯＮレジスタ、はシステム構
成および制御機能を用意するビットアドレス可能なレジ
スタである。このレジスタはいくつかの部分に分割され
ている。ＳＹＳＣＯＮレジスタのなかのＭＣＴＣビット
フィールド（ビット０…２）およびＭＴＴＣ（ビット５
）およびＲＷＤＣ（ビット４）は、下記のように、外部
バスタイミングパラメータを変更するために用意されて
いる。メモリサイクルは、もしＲＥＡＤＹ機能がＭＣＴ
Ｃビットフィールドにより使用されるならば、０ないし
１５または０ないし７の範囲でプロセッサステート時間
により拡張され得る。ＭＴＴＣビットにより、メモリ・
トライステート時間は‘１’もしくは‘０’の追加的ス
テート時間により拡張され得る。メモリ・トライステー
ト時間は、多重化外部バス構成が選択されている時には
常に、１ステート時間により拡張される。１ステート時
間の半分の追加的な読出し／書込み信号遅延がＲＷＤＣ
ビットを介してプログラムされ得る。２ビットフィール
ドＢＴＹＰ（ビット６、７）は現在選択されている外部
バス構成モードを反映する。４つの異なるバス構成が用
意されている。これらは８または１６ビットの多重化バ
ス構成および８または１６ビットの非多重化バス構成で
ある。クロック出力機能はＳＹＳＣＯＮレジスタのＣＬ
ＫＥＮビット（ビット８）を‘１’にセットすることに
よりイネーブルされた状態となる。もしイネーブルされ
れば、それぞれのポートピンはＣＬＫＯＵＴ出力ピンと
してのその代替機能を引き受ける。ＢＹＴＤＩＳビット
（ビット９）はマイクロプロセッサのアクティブ低バイ
ト高イネーブルピンの制御を行う。このピンの機能は、
もしＢＹＴＤＩＳビットが‘０’を含んでいるならば、
イネーブルされている。さもなければ、それはディスエ
ーブルされており、またピンは標準Ｉ／Ｏピンとして使
用され得る。このピンは、ワード幅の外部データバスを
介してマイクロプロセッサに接続されている２つのバイ
ト編成されたメモリチップの１つを選択するのにバス制
御ユニットにより暗示的に使用されている。ＢＵＳＡＣ
Ｔビット（ビット１０）はＳＹＳＣＯＮまたは任意のＢ
ＵＳＣＯＮレジスタをイネーブルする。もしそれが‘０
’にセットされていれば、外部バスは構成されない。た
だ１６のアドレス線が使用されている時には、メモリ空
間は非セグメントモードでの６４Ｋバイトに制限されて
いる。ＳＧＴＤＩＳビット（ビット１１）はセグメント
または非セグメントモードを選択することを許す。非セ
グメントメモリモード（ＳＧＴＤＩＳ＝‘１’）の場合
には、全アドレス空間は６４Ｋバイトに制限されており
、またこうしてセグメント０のなかのメモリ位置をアド
レスするのに１６ビットのみのアドレスが必要とされる
。セグメントメモリモード（ＳＧＴＤＩＳ＝‘０’）の
場合には、追加的なポートピンが物理的１８ビットアド
レスを発生するのに使用されている。もちろん任意の他
のアドレスバス幅がインプリメントされ得よう。ＲＤＹ
ＥＮビット（ビット１２）は、外部メモリコントローラ
ーまたは周辺装置が外部メモリアクセスの継続時間を決
定することを許すべく、アクティブ低ＲＥＡＤＹ入力ピ
ンを介してオプションのデータ‐レディ機能を用意する
。もしイネーブルされていれば、ＲＥＡＤＹ入力ピン上
のアクティブ低信号は、データが利用可能であり、また
バス制御ユニットによりラッチされなければならないこ
とを示す。

【００２５】追加的に、ＳＲＤＹ／ＡＲＤＹビット（ビ
ット３）は同期または非同期ＲＥＡＤＹ機能が使用され
るか否かを決定する。２つのＳＴＫＳＺビットは３２ワ
ードから２５６ワードまでのシステムスタックのサイズ
を決定する。ＳＹＳＣＯＮレジスタのビット１５は将来
のインプリメントにおいて使用され得る。

【００２６】第２の、ＢＵＳＣＯＮ、レジスタは４つ用
意されている。その構造は、ビット８、９、１１、１３
、１４を除いて、ＳＹＳＣＯＮレジスタの構造とほとん
ど類似している。すべての他のビットはＳＹＳＣＯＮレ
ジスタのそれらのそれぞれのビットと同一の機能を制御
する。各ＢＵＳＣＯＮレジスタに対して、それぞれのＡ
ＤＤＲＳＥＬレジスタが用意されている。これらのＡＤ
ＤＲＳＥＬレジスタはそれぞれのＢＵＳＣＯＮレジスタ
の正しいアドレス範囲を定める。ＢＵＳＣＯＮレジスタ
のビット８、１１、１４、１５は将来のインプリメント
のために使用され得る。ＳＹＳＣＯＮレジスタと異なり
、ＢＵＳＣＯＮレジスタのビット９は、長くされたＡＤ
ＤＲＥＳＳイネーブルラッチ信号が発生されるか否かを
決定する。これは、マイクロプロセッサがより低速の周
辺装置にアクセスする時には常に、多重化バス構成で重
要であろう。ＢＵＳＣＯＮレジスタの他の特殊な特徴は
ＣＳＥＮビット（ビット１３）である。もしこの機能が
イネーブルされていれば、バス制御ユニットはそれぞれ
のＡＤＤＲＳＥＬレジスタのなかで定められたアドレス
範囲に対するそれぞれのポートピン上にチップ選択信号
を発生する。

【００２７】ＡＤＤＲＳＥＬレジスタは、バス構成、タ
イミングおよびそれぞれのＢＵＳＣＯＮレジスタにより
固定されている他の特徴を定めるアドレス範囲をユーザ
ーが定めることを許す。最初の３つのＲＳビット（ビッ
ト０…２）は範囲サイズを定め、また後続の７つのＲＳ
Ａビット（ビット３…９）は範囲開始アドレスを定める
。範囲開始アドレスは常に範囲サイズの倍数でなけれな
らない。

【００２８】図７には、ＡＤＤＲＳＥＬレジスタに対す
る５つの異なる選択を示すダイアグラムが示されている
。範囲サイズはこの場合に２Ｋから１２８Ｋバイトまで
である。それぞれ範囲開始アドレスが減ぜられている。 たとえば、もし範囲サイズがＲＳビットフィールドのな
かで３２Ｋにセットされていれば、ＲＳＡビットフィー
ルドのなかの範囲開始アドレスを定めるのに、ただ３つ
のその後のビットが必要とされる。なぜならば、全アド
レス範囲はこの例では２５６Ｋバイトであるからである
。他のアドレス範囲に対しては選択サイズが調節されな
ければならない。

【００２９】図６には３つのＢＵＳＣＯＮレジスタによ
り分割されたアドレス範囲の例が示されている。最初に
ＳＹＳＣＯＮレジスタが標準バス形式および全アドレス
範囲の機能を定める。４つのＢＵＳＣＯＮレジスタのプ
ログラミング３の後に全アドレス範囲が５つの部分Ｓ１
…Ｓ５に分割されている。部分Ｓ２および部分Ｓ５はＳ
ＹＳＣＯＮレジスタにより定められており、他の部分Ｓ
１、Ｓ３、Ｓ４はそれぞれのＢＵＳＣＯＮレジスタによ
り定められている。これにより、アドレス範囲を異なる
バス構成およびバス幅を有する部分に分割することが可
能である。たとえば部分Ｓ１は非多重化１６ビット幅バ
ス形式として、部分Ｓ３は多重化８ビット幅バスとして
、部分Ｓ４は非多重化８ビット幅バスとして、また部分
Ｓ２、Ｓ５は多重化１６ビット幅バスとしてアドレス可
能である。

【００３０】本発明によるこのようなマイクロプロセッ
サにより、ユーザーは、ソフトウェアまたはハードウェ
アの変更なしに、多重化および非多重化アクセスの任意
の組み合わせを行うことができる。バス形式は、読出し
、書込みまたは取出し（フェッチ）アクセスアドレスが
バス制御ユニットに送られた後に、厳密に決定されてい
る。特殊な命令またはアドレスモードは必要とされない
。いったんＢＵＳＣＯＮレジスタのアドレス範囲検査が
され終わると、１つが選択され、またはＢＵＳＣＯＮレ
ジスタが選択されない時にＳＹＳＣＯＮレジスタが選択
される。

【００３１】たいていの場合、１つのバス形式から次の
バス形式への切換はタイミングに問題を生じない。これ
らは下記の組み合わせの各々を含んでいる：−ＭＵＸ‐
ＭＵＸ：異なる待ちステート特性または異なるバス幅を
有する任意の他の多重化バスアクセスにより続かれる多
重化バスアクセス。−ＮＭＵＸ‐ＮＭＵＸ：異なる待ち
ステート特性または異なるバス幅を有する任意の他の非
多重化バスアクセスにより続かれる非多重化バスアクセ
ス。−ＭＵＸ‐ＮＭＵＸ：アドレスバスが常に直ちに空
いているので、任意の非多重化バスアクセスが異なる待
ちステート特性または異なるバス幅を有する任意の他の
非多重化バスアクセスにより直ちに続かれ得る。

【００３２】上記の場合の各々は、もし空きバスまたは
多重化バスマスターサイクルがこれらのアクセスの間に
生ずるならば、タイミングに問題を生じない。

【００３３】多重化バスアクセスが非多重化バスアクセ
スに続く場合には、出て行く多重化アドレスを非多重化
アクセスが真に完了するまで保持するべく、追加的待ち
ステートが必要とされる。この待ちステートは、空きバ
スまたは多重バスマスターサイクルがこれらのアクセス
の間に生起しても生起しなくても、バス制御ユニットに
より常に挿入され得る。この性能ロスは単に、多重の後
続のアクセスがバス変化ペナルティを招かないように非
多重化アクセスの後の最初の多重化アクセスに対して見
られる。これにより、バス衝突の原因となるタイミング
問題は回避される。

【００３４】図８は非多重化バスアクセスに続く多重化
バスアクセスを示すタイミングダイアグラムである。Ａ
はプロセッサクロック信号、Ｂは多重化および非多重化
バス構成で異なる意味を有するアドレスイネーブル信号
である。Ｃはポート８信号、またＤはポート９信号であ
る。最後にＥはアクティブ低書込み制御信号である。ダ
イアグラムの左側部分は非多重化バスアクセスを、また
右側部分は多重化バスアクセスを示している。破線の間
の範囲は追加的待ちステートの挿入を示している。非多
重化バスアクセスではポート８のみがデータ信号をドラ
イブし、またポート９のみがアドレス信号をドライブす
る。第２の破線の右側に示されている続く多重化バスア
クセスでは、ポート８は先ず新しいアドレス信号をドラ
イブし、またこれらのポート８のラッチングの後にそれ
ぞれのデータ信号をドライブするように切り換わる。

【００３５】多くの異なる周辺装置が存在し、またそれ
らのアクセスタイミングが形式ごとに変化するので、本
発明によるプロセッサはバス制御ユニットのタイミング
制御に影響を与えるいくつかの可能性を用意している。 上記のように、新しいプロセッサは、ユーザーが低速ま
たは高速周辺装置に対する０から１５までまたは０から
７まで（ＲＥＡＤＹがイネーブルされている時）の待ち
ステートを定めることを許す。さらに、読出し／書込み
遅延制御が用意されており、またメモリ・トライステー
ト時間が影響を与えられ得る。新しいプロセッサは、ユ
ーザーが１つの定められたアドレス範囲の間に２つのア
クセスタイミングが異なるメモリまたは周辺装置を接続
することも許す。このことは、バス制御ユニットが常に
プログラムされた待ちステートを挿入し、またその後に
ＲＥＡＤＹ入力ピンをチェックするので可能である。Ｒ
ＥＡＤＹ機能はＳＹＳＣＯＮまたはＢＵＳＣＯＮレジス
タのそれぞれのＲＤＹＥＮビットを介してインプリメン
トされるけれども、バス制御ユニットは常に前記の待ち
ステートを挿入する。これにより、７つまでの待ちステ
ートを必要とする周辺装置とＲＥＡＤＹ入力を介して制
御される第２のより低速の周辺装置とを接続することが
可能である。こうして、このような２つのタイミングが
異なる周辺装置に対して２つのアドレス範囲を定めるこ
とは必要でない。

【００３６】図９は２つのタイミングが異なる周辺装置
のアクセスを示すタイミングダイアグラムである。Ｆお
よびＧで、上側の信号はアクティブ低読出し制御信号、
また下側の信号はアクティブ低読出し入力信号である。 それぞれのＢＵＳＣＯＮまたはＳＹＳＣＯＮレジスタは
、３つの待ちステートが発生され、また非同期ＲＥＡＤ
Ｙ機能がインプリメントされることが前提とされている
。Ｆは高速周辺アクセス、またＧは低速周辺アクセスで
ある。ＲＥＡＤＹ入力ピンはプログラムされた待ちステ
ートのランニングオフの後に常にチェックされる。こう
して、Ｇでは高いＲＥＡＤＹレベルの理由で、追加的待
ちステートが発生される。

【００３７】多重化バスモードでは、アプリケーション
の設計誤りを見い出すことがユーザーにとってしばしば
非常に複雑である。特殊な特徴が本発明によりマイクロ
プロセッサに与えられ得る。ＢＵＳＣＯＮまたはＳＹＳ
ＣＯＮが非多重化アクセスを選択しているシステムのな
かで多重化バスアクセスがなされる時には、アドレスは
非多重化アクセスと類似のタイミングで追加的ポート上
でもドライブされる。好ましくは上記の例で非多重化バ
スモードでアドレス信号をドライブするポート９がこの
ために使用され得ようが、システムのなかで使用されて
いない任意の他のポートもこのデバッギング特徴のため
に使用され得る。

【００３８】多重バスマイクロプロセッサまたはマイク
ロコントローラに対する上記のコンセプトは多くの仕方
で実現され得る。多重レジスタは、種々の制御信号およ
び内部機能ブロックを制御するバス制御ユニットのなか
へ含められ得る。本発明は任意のワンチップまたはマル
チチップ・マイクロプロセッサまたはワンチップまたは
マルチチップ・マイクロコントローラに対して応用可能
である。

【図面の簡単な説明】

【図１】本発明の実施例のブロック回路図。

【図２】本発明によるマイクロプロセッサの第１の応用
を示す図。

【図３】本発明によるマイクロプロセッサの第２の応用
を示す図。

【図４】本発明によるマイクロプロセッサの第３の応用
を示す図。

【図５】本発明によるマイクロプロセッサの３つの制御
レジスタＳＹＳＣＯＮ、ＢＵＳＣＯＮ、ＡＤＤＲＳＥＬ
を示すダイアグラム。

【図６】それぞれ異なるバス構造を表す分割されたアド
レス空間を示すダイアグラム。

【図７】ＡＤＤＲＳＥＬレジスタに対する種々の選択を
示すダイアグラム。

【図８】非多重化バスアクセスに続く多重化バスアクセ
スに対するタイミングダイアグラム。

【図９】“待ちステート”および“ＲＥＡＤＹ”信号を
有する周辺装置アクセスを示すタイミングダイアグラム
。

【符号の説明】

１　　　　マイクロプロセッサ ２　　　　プロセッサユニット ３　　　　バス制御ユニット ４　　　　内部アドレスバス ５　　　　内部データバス ６　　　　内部制御バス ８、９　　　　プログラム可能な入力／出力ポート１０
　　　　周辺装置 １１　　　　ラッチ

Claims (12)

【特許請求の範囲】
1. 【請求項１】　　データ、アドレスおよび制御線を有す
   る内部バスを含んでいるマイクロプロセッサにおいて、
   複数個の外部線を前記内部バスと接続するプログラム可
   能なバス制御手段が設けられており、前記バス制御手段
   のプログラミングに応じて多重化もしくは非多重化デー
   タおよびアドレス線およびプログラム可能なデータバス
   幅を有する外部バスが形成されることを特徴とするマイ
   クロプロセッサ。
2. 【請求項２】　　前記バス制御手段が外部バス制御線の
   １つを供給するアドレス制御信号を発生し、前記アドレ
   ス制御信号は、多重化バスが有効なアドレス信号を導く
   か否かを指示し、前記アドレス制御信号の長さが拡張可
   能であることを特徴とする請求項１記載のマイクロプロ
   セッサ。
3. 【請求項３】　　非多重化バスモードから多重化バスモ
   ードへの切換の後に最初の後続の多重化バスアクセスの
   間のアドレス制御信号の長さが増大されていることを特
   徴とする請求項２記載のマイクロプロセッサ。
4. 【請求項４】　　少なくとも１つの制御レジスタが設け
   られており、前記制御レジスタが少なくともデータを記
   憶し、前記データがアドレス範囲を指示し、前記データ
   が前記有効なアドレス範囲に対する外部バスの幅を指示
   し、また前記データが、外部バスが前記アドレス範囲に
   対する多重化バスであるか非多重化多重化バスであるか
   を指示することを特徴とする請求項１ないし３の１つに
   記載のマイクロプロセッサ。
5. 【請求項５】　　前記制御レジスタが、“チップ選択”
   信号が発生されるか否かを指示することを特徴とする請
   求項４記載のマイクロプロセッサ。
6. 【請求項６】　　少なくとも１つの制御レジスタが設け
   られており、前記制御レジスタが、“待ちステート”が
   外部周辺アクセスの間に発生されるか否か、またいくつ
   発生されるかを指示するデータを記憶することを特徴と
   する請求項１ないし５の１つに記載のマイクロプロセッ
   サ。
7. 【請求項７】　　前記データが、少なくとも外部バス制
   御線の１つが“レディ”入力線として使用されるか否か
   を指示し、また前記入力線上の信号が、外部周辺装置へ
   のアクセスが完了しており、外部データバス線上のデー
   タが利用可能であるか否かを指示することを特徴とする
   請求項６記載のマイクロプロセッサ。
8. 【請求項８】　　“レディ”入力信号が、プログラムさ
   れた数の“待ちステート”が達成された後にのみチェッ
   クされることを特徴とする請求項７記載のマイクロプロ
   セッサ。
9. 【請求項９】　　前記データが少なくとも、前記“レデ
   ィ”入力信号が非同期または同期モードで使用されるべ
   きであることを決定することを特徴とする請求項８記載
   のマイクロプロセッサ。
10. 【請求項１０】　　外部バス制御線の１つが“読出し／
    書込み”信号線として使用されており、少なくとも１つ
    の制御レジスタが設けられており、前記制御レジスタが
    、多重化バスモードの間に“読出し／書込み”信号が遅
    延されるか否かを決定するデータを記憶することを特徴
    とする請求項１ないし９の１つに記載のマイクロプロセ
    ッサ。
11. 【請求項１１】　　少なくとも１つの制御レジスタが設
    けられており、前記制御レジスタが、多重化バスモード
    の間に外部アドレスバスの“トライステート”時間が増
    大されるか否かを決定するデータを記憶することを特徴
    とする請求項１ないし１０の１つに記載のマイクロプロ
    セッサ。
12. 【請求項１２】　　もし外部バスが多重化バスであれば
    、アドレス信号が多重化バスモードで使用されない外部
    線上で追加的に駆動されることを特徴とする請求項１な
    いし１１の１つに記載のマイクロプロセッサ。