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Anordnung zum Anschließen von Peripheriebausteinen, die
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an ein n-Bit-Multiplexbus-System anschließbar sind, an ein m-Bit-Multiplexbus-System
Die Erfindung betrifft eine Anordnung zum Anschließen von Peripheriebausteinen,
die an ein n-Bit-Multiplexbus-System, bei dem n Steuer- oder Adressenbits und n
Datenbits zeitlich nacheinander und paarweise gekoppelt über n Sammelleitungen übertragbar
sind, anschließbar sind, an ein m-Bit-Multiplexbus-System (m"7n), bei dem m Steuer-oder
Adressbits und m Datenbits zeitlich nacheinander und paarweise gekoppelt über m
Sammelleitungen übertragbar sind.
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Mikroprozessor-Systeme, die zur Ubertragung von Daten-, Adressen-
und Steuerbits nicht einen in Datenbus, Adressenbus und Steuerbus getrennten Systembus,
sondern zumindest teilweise Steuer- oder Adressenbits und Datenbits zeitlich nacheinander
auf identischen Leitungen übertragend einen sogenannten Multiplexbus verwenden,
sind bekannt.
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So weist der 8-Bit-Mikroprozessor SAB 8085 der Firma SIEMENS, wie
z. B. im SIEMENS, MCS 85 User's Manual September 1978, Nr. B 2010.101, insbesondere
Seite 5-2, beschrieben, Adreßleitungen ADO - AD7 auf, die gleichzeitig Datenleitungen
sind. Innerhalb eines Operationszyklus werden mit einem internen Multiplexer während
genau definierter Zeitabschnitte die unteren 8 Bits der Speicher-oder E/A-Adresse
und 8 Datenbits auf die 8 Leitungen des 8-Bit-Multiplexbusses geschaltet. Ein zusätzlich
ausgegebenes Steuersignal ALE (Adress Latch Enable) zeigt an, daß auf dem 8-Bit-Multiplexbus
das niederwertige Adreß-
byte anliegt. Es dient auch als Strobe-Signal
zur externen Abspeicherung des niederwertigen Adreßbytes.
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Der 16-Bit-Mikroprozessor der firma SIEMENS SAB 8086 weist - wie z.
B. in SIEMENS, SAB 8086 Family User's Manual October 1979, Nr. 3/2184-101, insbesondere
Seite B-9, beschrieben, - einen 16-Bit-Multiplexbus auf, bei dem 16 Datenbits in
zum SAB 8085 analoger Weise zeitlich übertragbar sind, wobei das niederwertigste
Adreßbit nicht als Adreßbit sondern als Steuerbit verwendet wird.
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Will man an einen 16-Bit-Multiplexbus oder allgemein an einen m-Bit-Multiplexbus
Peripheriebausteine wie Speicher, E/A-Einheiten o.ä. anschließen, die für den Anschluß
an ein 8-Bit oder allgemein n-Bit-Multiplexbus-System ausgelegt sind, wobei m >
n gilt, so treten verschiedene Probleme auf.
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Zum einen kann die Busleitung für das niederwertigste Adreßbit - wie
z. B. beim 8-Bit-Multiplexbus des SAB 8085 - ein echtes Adreßbit führen, während
sie z. B.
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beim 16-Bit-Multiplebus des SAB 8086 ein Steuersignal führt. Zum anderen
verwenden Peripheriebausteine, die zum Anschalten an 8-Bit- oder allgemein n-Bit-Multiplexbusse
ausgelegt sind, für die Adressierung der chipinternen Funktionen in der Regel nur
den niederwertigsten Teil der Adresse, der aber beim direkten Anschluß des Peripheriebausteins
an den höherwertigen Teil des 16-Bit-Multiplexbusses bzw. an einen höherwertigen
Teil eines m-Bit-Multiplexbusses nicht zur Verfügung steht.
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Aufgabe der Erfindung ist es, hier Abhilfe zu schaffen, und eine Anordnung
vorzusehen, die einen problemlosen Anschluß von Bausteinen, die für den Betrieb
an einem n-Bit-Multiplexbus ausgelegt sind, an einen m-Bit-Multiplexbus (m >
n) zu ermöglichen.
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Diese Aufgabe wird bei einer Anordnung der eingangs genannten Art
erfindungsgemäß dadurch gelöst, daß der m-Bit-#ultiplexbus in mindestens einen und
höchstens a (a< g) n-Bit breite Teilbusse aufgespaltet ist, an die bezüglich
der auf dem m-Bit-Multiplexbus übertragenen Daten lagerichtig n-Bit breite Peripheriebausteine
anschließbar sind, und daß die paarweise Kopplung der Steuer- oder Adreßbits und
Datenbits des n-Bit-Multiplexbusses durch Multiplexer und Trenngatter umgeordnet
ist, so daß jedem Teilbus die lagerichtigen n-Datenbits und die niederwertigsten
n-Adressenbits des m-Bit-Multiplexbusses paarweise zugeordnet sind.
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Mittels dieser Anordnung gelingt es, mit einer nur aus wenigen Bausteinen
herstellbaren Schaltung, Speicher-und Peripheriebausteine mit n-Bit-Breite adressen-
und datenrichtig an einen Multiplexbus mit größerer Bit-Breite anzuschließen.
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Zur einfachen Steuerung des Adreß- und Datenflusses ist es von Vorteil,
daß die Multiplexer und Trenngatter drei Ausgangszustände aufweisen und so von einer
Zentraleinheit mit Lese- und Schreibsteuersignalen beaufschlagbar sind, daß (a)
ohne das Vorliegen eines Lese- und eines Schreibsteuersignals die Adressenbits des
m-Bit-Multiplexbusses zu den Peripheriebausteinen durchgeschaltet sind, (b) beim
Vorliegen eines Schreibsteuersignals die Datenbits des m-Bit-Multiplexbusses zu
den Peripheriebausteinen durchgeschaltet sind und (c) beim Vorliegen eines Lesesteuersignals
die Datenbits der Peripheriebausteine zum m-Bit-Multiplexbus durchgeschaltet sind.
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Es liegt im Rahmen der Erfindung, daß zur Umordnung der paarweisen
Kopplung der Steuer- oder Adressenbits und Datenbits des 16-Bit-Multiplexbusses
in einen niederwertigen
und einen höherwertigen Teil die niederwertigen
8 Adressenbits und die niederwertigen 8-Datenbits des 16-Bit-Multiplexbusses mittels
von den Steuersignalen steuerbaren Multiplexern und Trenngattern in einen niederwertigen
Teil des 16-Bit-Multiplexbusses und die niederwertigen 8 Adressenbits und die höherwertigen
8 Datenbits des 16-Bit-Multiplexbusses mittels von den Steuersignalen steuerbaren
Multiplexern und Trenngattern zu einem höherwertigen Teil des 16-Bit-Multiplexbusses
paarweise umgeordnet sind.
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Bei Verwendung eines 16-Bit-Multiplexbusses, bei dem das erste Datenbit
mit einem Steuerbit auf einer ersten Multiplexleitung und vom zweiten Datenbit an
das x-te Datenbit mit dem (x-1)-ten Adressenbit auf der x-ten Multiplexleitung gekoppelt
ist, wobei x von 2-16 läuft, kann vorteilhafterweise die Anordnung so ausgeführt
sein, daß zur Bildung des niederwertigen Teiles des 16-Bit-Multiplexbusses jede
der ersten 8 Leitungen mit dem ersten Eingang je eines Multiplexers verbunden ist,
dessen zweiter Eingang mit der in Bezug zu der den ersten Eingang beaufschlagenden
Leitung nächsten höherwertigen Leitung verbunden ist, daß zur Bildung des höherwertigen
Teiles des 16-Bit-Multiplexbusses jede der weiteren 8 Leitungen (9. - 16. Leitung)
mit dem ersten Eingang je eines Multiplexers verbunden ist, dessen zweiter Eingang
mit der in Bezug auf die den ersten Eingang beaufschlagenden Leitung um die Ordnungszahl
7 niederwertigeren Leitung (2. - 9. Leitung) verbunden ist, und daß Jeder Multiplexer
durch das Lese- und das Schreibsteuersignal so steuerbar ist, daß ohne Vorliegen
eines Lese- und Schreibsteuersignals am Ausgang jedes Multiplexers das an seinem
ersten Eingang liegende Signal anliegt, bei Vorliegen eines Schreibsteuersignals
am Ausgang jedes Multiplexers das an seinem zweiten Eingang anliegende Signal anliegt
und beim Vorliegen eines Lesesteuersignals der Ausgang jedes Multiplexers hochohmig
geschaltet ist.
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Mit wenigen Bauelementen ist die erfindungsgemäße Anordnung in der
Weise ausführbar, daß jeder Multiplexer als Multiplexer mit zwei Dateneingängen
ausgeführt ist, an dessen Steuereingang das Schreibsteuersignal anlegbar ist, daß
der Ausgang jedes Multiplexers mittels des Lesesteuersignals in den hochohmigen
Zustand schaltbar ist, und daß jedem Multiplexer ein einerseits mit dem ersten Eingang
des Multiplexers und andererseits mit dem Ausgang des Multiplexers verbundener 3-state-Treiber
antiparallel geschaltet ist, der ohne Vorliegen eines Lesesteuersignals in den hochohmigen
Zustand geschaltet ist.
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Die Erfindung wird in folgenden anhand der Figuren näher erläutert.
Dabei zeigen: die Fig. 1 das Schaltbild eines Ausführungsbeispiels der erfindungsgemäßen
Anordnung die Fig. 2 ein Zeitdiagramm eines Schreib- und eines Lesezyklus und die
Fig. 3 - 5 Schaltungsanordnungen, die beim Anschluß unterschiedlicher 8-Bit breiter
Peripheriebausteine an einen 16-Bit breiten Multiplexbus verwendet werden.
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Die erfindungsgemäße Anordnung wird anhand des zugangs erwähnten 8-Bit-Multiplexbusses
des SAB 8085 (Mikrocomputersystem#4CS) 85) und des 16-Bit-Multiplexbusses des SAB
8086 (MCS 86) näher erläutert, sie ist aber in entsprechender Weise auch in anderen,
Multiplexbus-Systeme aufweisenden Mikrocomputersystemen anwendbar.
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Der Multiplexbus beim MCS 85 ist so aufgebaut, daß bei Speicherverkehr
(z. B. Datentransfer vom Speicher zur Zentraleinheit oder umgekehrt) 8 niederwertige
Adressenbits mit 8 Datenbits auf 8 Leitungen ADO - AD7 zeitlich multiplext werden
und 8 höherwertige Adressenbits statisch, d. h. nicht zeitlich multiplext, auf den
Lei-
tungen AB - A75 übertragen werden. Bei 3/A (Eingabe/Ausgabe)-Verkehr
werden ebenfalls 8 Adressenbits mit 8 Datenbits auf den Leitungen ADO-AD7 multiplext,
während auf den Leitungen A8 - A15 diese Adressenbits dupliziert statisch übertragen
werden.
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Als Steuersignal werden die Signale RD (READ), WR (WEITE) ALE (Adress
Latch Enable) auf separaten Steuerleitungen übertragen.
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Der Multiplexbus beim MCS 86 ist dagegen so aufgebaut, daß bei Speicherverkehr
15 niederwertige Adressenbits Al - A15 und als niederwertigstes Bit AO ein Steuerbit
(BLE, Byte Low Enable), das im Zustand "low" anzeigt, daß das niederwertige Datenbyte
(DO-D7) am Bus anliegt, und 16 Datenbits DO - D15 oder 8 lagerichtige Datenbits
(oberes oder unteres Datenbyte) auf 16 Leitungen ADO -ADIS multiplext werden. Vier
höherwertige Adressenbits und 4 Statussignäe werden auf den Leitungen A16 - A19
multiplext dbertzgen. Das Steuersignal BHE (Byte High Enable) dient als Freigabesignal
für das höherwertige Datenbyte.
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Bei E/A-Verkehr werden wie beim Speicherverkehr ebenfalls 15 Adreßbits
und das Steuerbit AO und 16 Datenbits bzw. 8 lagerichtige Datenbits auf den Leitungen
ADO -ADIS multiplext. Auf den Leitungen A16 - A19 sind nur die übertragenen 4 Statussignale
von Bedeutung, während das Steuersignal BHE wieder als Freigabesignal für das höherwertige
Datenbyte dient. Als weitere Steuersignale werden ebenfalls die Signale RD, WR und
ALE auf separaten Steuerleitungen übertragen.
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Das Zeitdiagramm eines Schreib- und Lesezyklus der Steuersignale und
des Multiplexbusses der Systeme MCS 85 bzw. MCS 86 ist in der Fig. 2 beispielhaft
dargestellt.
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Bei einem Schreibzyklus wird durch das ALE-Steuersignal
1,
(ALE high") angezeigt, daß sich Adressen ADR auf den Multiplexbusleitungen BUS (ADO
- AD7 bzw. ADO - AD15) befinden. Die Adreßinformation wird mit der fallenden Flanke
des ALE-Signales 1 in den Peripheriebaustein übernommen.
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Der Zustand low des Schreibsignals WR zeigt an, daß die Daten DAT
auf dem Multiplexbus BUS in einen bestimmten Speicher oder einen bestimmten E/A-Baustein
gelesen werden sollen. Die schraffiert gezeichneten Bereiche des Multiplexbusses
BUS sind für den Ablauf eines Zyklus' ohne Bedeutung.
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Bei einem Lesezyklus wird durch das ALE-Steuersignal 2, (ALE = "high")
angezeigt, daß sich Adressen ADR auf dem Multiplexbus BUS befinden. Der Zustand
~low" des Lesesteuersignals RD zeigt an, daß ein bestimmter Speicher oder ein bestimmter
E/A-Baustein gelesen werden soll und daß der Multiplexbus BUS für den Transfer der
Daten DAT zur Verfügung steht. Die Bewertung der Daten DAT durch die Zentraleinheit
erfolgt mit der steigenden Flanke des Steuersignals RD.
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Beim System MCS 85 können 8-Bit-Speicher- und 8-Bit-Peripheriebausteine,
die mit einem Multiplexbus betrieben werden, ohne busbedingte Einschränkungen an
den Multiplexbus der Zentraleinheit (SAB 8085) angeschlossen werden, sofern sie
dessen Regeln einhalten. Dies gilt für Speicherbausteine wie den Typen 8185 (1024
x 8 bit statisches RAM), für Peripheriebausteine wie den SAB 8256 MUART (Multifunction
Universal Asynchronous Receiver/ Transmitter) oder für gemischte Speicher- und Peripheriebausteine
wie den 8155 (256 x 8 bit statisches RAM + 3 E/A-Kanale#+Zähler), den Typen 8165
(8k bit statisches RAM + 3 E/A-Kanäle + Zähler), den Typen 8355 t2048 x 8 Bit ROM
+ 3 E/A-Kanäle) und den Typen 8755 (2048 x 8 Bit EPROM + 3 E/A-Kanäle). Diese und
weitere Penpheriebau-
steintypen sind z. B. in SIEMENS, MCS 85
User's Manual September 1978, beschrieben.
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Beim direkten Anschluß der 8-Bit-Speicher- und 8-Bit-Peripheriebausteine
mit 8-Bit-Multiplexbus an den 16-Bit-Multiplexbus der Zentraleinheit beim MCS 86
sind busbedingte Bedingungen zu beachten: - das Adreßbit AO als solches ist nicht
vorhanden. Statt dessen wird dieses Signal als BLE (Byte Low Enable)-Signal verwendet,
- die Adressen und das Steuersignal BLE werden insgesamt mit Daten bzw. Statusinformationen
multiplext, - die E/A-Adresse wird nicht dupliziert, da sie 16 Bit umfaßt , - das
Datenformat beträgt 16 Bit, wobei 8-Bit-Daten lagerichtig auf dem Multiplexbus übertragen
werden. Dem auf dem niederwertigen Teil des Multiplexbusses übertragenen 8-Bit-Datum
ist eine gerade Adresse (BLE = 0) und dem auf dem höherwertigen Teil des Multiplexbusses
übertragenen 8-Bit-Datum eine ungrade Adresse (BHE = 0) zugeordnet.
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Daraus folgt, daß sich 8-Bit-Speicher- und Peripheriebausteine mit
8-Bit-Multiplexbus an den 16-Bit-Multiplexbus des MCS 86 nicht direkt anschließen
lassen, da das Adreßbit AO bei diesen Bausteinen benötigt wird und die Adressen
der am höherwertigen Teil des Multiplexbusses angeschlossenen Bausteine nicht mit
denen der am niederwertigen Teil des Multiplexbusses angeschlossenen Bausteine übereinstimmen
und somit wegen des im Baustein abzulegenden niederwertigen Teiles der Adresse diese
Bausteine nicht an den höherwertigen Teil des Multiplexbusses angeschlossen werden
können. Neuentwickelte Bausteine wie z. B. der SAB 8256 MUART berücksichtigen bereits
die Nicht-Verwendbarkeit des Bits AO als Adreßbit und die sich daraus ergebenden
Konsequenzen. Deshalb können sie direkt an den niederwertigen Teil des Multiplexbusses
des MCS 86 angeschlossen werden. Wegen des im
Baustein abzulegenden
niederwertigen Teiles der Adresse bleiben jedoch auch hier grundsätzliche Schwierigkeiten
beim Anschluß an den höherwertigen Teil des Multiplexbusses bestehen. Vorschläge,
diese Schwierigkeiten durch spezielle Maßnahmen bei der Adreßvergabe zu überspielen,
erwiesen sich als nicht durchführbar.
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Die erfindungsgemäße Lösung des Adressierungsproblems besteht nun
darin, daß die paarweise Kopplung von Adreßbits, Freigabe- bzw. Steuerbits und Datenbits
des 16-Bit-Multiplexbusses des MCS 86 so umgeordnet wird, daß zwei 8-Bit-Multiplexbusse
entstehen, an die die 8-Bit-Bausteine angeschlossen werden können. Die Umordnung
geschieht in den folgenden Ausführungsbeispielen mit Multiplexern und/oder Trenngattern,
die drei Ausgangszustände (low, high, hochohmig) aufweisen müssen.
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Ein Ausführungsbeispiel für eine Anordnung zum Anschluß von 8-Bit-Speicher-
und Peripheriebausteinen mit dem oben beschriebenen Multiplexbus des Systems MCS
85 an den niederwertigen Teil des Multiplexbusses des Systems MCS 86 zeigt Fig.
3.
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Beim 16-Bit-Multiplexbus des Systems MCS 86 wird das erste Datenbit
DO mit einem Steuerbit AO auf einer ersten Multiplexleitung A.D0 multiplext. Vom
zweiten Datenbit D1 an wird das x-te Datenbit mit dem (x-1) -ten Adressenbit auf
der x-ten Multiplexleitung (AD1 - AD15) multiplext, wobei x von 2 - 16 läuft. Zur
Bildung des gewünschten niederwertigen Teiles des 16-Bit-Multiplexbusses wird Jede
der ersten 8 Multiplexleitungen ADO -AD7 mit dem ersten Eingang 5 eines Multiplexers
3 verbunden. Der zweite Eingang 6 des Multiplexers 3 ist mit der in bezug zu der
den ersten Eingang 5 beaufschlagenden Leitung nächsten höherwertigen Leitung (AD1
- AD8) verbunden.
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Als Multiplexer 3 können handelsübliche Multiplexer mit 3-state-Ausgängen
(low, high, hochohmig) verwendet werden. Ein solcher Multiplexer 3 kann z. B. wie
in der Fig.
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3 gezeigt, aus zwei UND-Gattern 8 und 9, deren Ausgänge mit den beiden
Eingängen eines ODER-Gatters 10 verbunden sind, hergestellt sein. Der erste Eingang
des Gatters 8 ist mit dem zweiten Eingang 6 des Multiplexers identisch, der zweite
Eingang des Gatters 8 ist mit dem den Multiplexer 3 steuernden Steuersignal WR beaufschlagt.
Der erste Eingang des Gatters 9 ist mit dem über den Inverter 12 invertierten Steuersignal
WR beaufschlagt, während der zweite Eingang des Gatters 9 mit dem ersten Eingang
5 des Multiplexers 3 identisch ist. Der Ausgang 7 des ODER-Gatters 10 ist über Anschluß
11 in den hochohmigen Zustand versetzbar. Antiparallel zwischen Ausgang 7 und erstem
Eingang 5 des Multiplexers 3 ist ein nicht invertierender 3-state-Treiber 12 geschaltet,
der über den Anschluß 15 hochohmig geschaltet werden kann. Das Steuersignal RD wird
über die NAND-Gatter 13 und 14 dem invertierend ausgeführten 3-state-Anschluß 15
des Treibers 12 einerseits und über den Inverter 15 dem invertierend ausgeführten
3-state-Anschluß 11 des Gatters 10 zugeführt. Ein weiterer Eingang des NAND-Gatters
13 ist im Ausführungsbeispiel mit einem Steuersignal INTA für eine Interruptquittung,
ein weiterer Eingang des NAND-Gatters 14 mit einem Gruppenauswahlsignal 16, das
beispielsweise bei einer Unterteilung der Peripheriebausteine in unabhängige Gruppen
notwendig ist, beaufschlagbar.
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Zum Anschluß von 8-Bit-Bausteinen an den Multiplexbus des Systems
MCS 86 werden 8 Multiplexer 3 bzw. Gatter 12, 13 und 14 benötigt, wobei der Multiplexer
3 in der oben beschriebenen Weise an die Multiplexleitungen des 16-Bit-Multiplexbusses
angeschlossen wird. Zur Erzeugung der ersten, auf den 8-Bit-Peripheriebaustein bezogenen
Multiplexleitung ADO (Ausgangsleitung) wird an den ersten
Eingang
5 des Multiplexers 3 also die erste Multiplexleitung ADO des 16-Bit-Multiplexbusses
gelegt, während an den zweiten Eingang 6 des Multiplexers 3 die zweite Leitung AD1
angelegt wird. Die Anordnung arbeitet dann wie folgt: Liegt kein Lesesteuersignal
WR am Steuereingang des Multiplexers 3 und gleichzeitig kein Steuersignal RD am
Eingang des Gatters 13 an (WR = RD - ~1"), dann sind die Gatter 8 und 10 durchgeschaltet,
während das Gatter 9 gesperrt ist und das Gatter 12 über den Anschluß 15 hochohmig
geschaltet ist. In diesem Falle, in dem keine Daten auf dem Bus anliegen, wird also
im Vergleich zur am Eingang 5 anliegenden Leitung um eine Ordnungszahl höherwertige
Adressenleitung Al zur Leitung AO des Peripheriebausteins durchgeschaltet.
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Liegt ein aktives Steuersignal WR (WR = 0), aber kein Signal RD vor,
so ist der Weg von der Leitung DO (Eingang 5) des 16-Bit-Multiplexbusses zur Leitung
DO (Ausgang 7) des 8-Bit-Multiplexbusses durchgeschaltet.
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Liegt kein Schreib-Steuersignal WR, aber ein Lese-Steuersignal RD
(## = 0) vor, so ist der Ausgang 7 des Multiplexers 3 über den invertierenden Anschluß
11 hochohmig geschaltet, während das Trenngatter bzz. der nichtinvertierende Treiber
12 durchgeschlatet ist. Die Datenleitung DO des Peripheriebausteins wird also zur
Datenleitung DO (Eingang 5) des 16-Bit-Multiplexbusses durch geschaltet. Durch entsprechenden
Anschluß der weiteren Leitungen Ag: bis AD8 des 16-Bit-Multiplexbusses an weitere
sieben Multiplexer 3 und Gatter 12, 13 und 14 werden die weiteren sieben 8-Bit-Multiplexleitungen
AD1 bis AD7 für den für den Peripheriebaustein benötigten 8-Bit-Multiplexbus bereitgestellt.
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Die Fig. 4 zeigt ein Beispiel für eine erfindungsgemäße-
Anordnung
zum Anschluß von 8-Bit-Speicher- und Peripheriebausteinen mit Multiplexbus des MCS
85 an den höherwertigen Teil des 16-Bit-Multiplexbusses des Systems MCS 86. Die
Anzahl und Anordnung der benötigten Multiplexer und Gatter ist mit der in Fig. 3
gezeigten, den Anschluß an den niederwertigen Teil des 16-Bit-Multiplexbusses zeigenden
Ausführungsform identisch, die Bezugszeichen wurden daher beibehalten. Der erste
Eingang 5 jedes Multiplexers 3 ist mit Je einer der 8 höherwertigen Leitungen des
16-Bit-Multiplexbusses (9. - 16. Leitung) AD8 bis ADIS verbunden, während der zweite
Eingang 6 des Multiplexers 3 mit der in Bezug auf die den ersten Eingang 5 beaufschlagende
Leitung um die Ordnungszahl 7 niederwertigeren Leitung (2. - 9. Leitung) verbunden
ist.
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Auf den, an die 8-Bit-Peripheriebausteine anschließbaren, an den Multiplexer-Ausgängen
7 anliegenden Leitungen ADO bis AD7 liegen dann die Signale an, die dem höherwertigen
Datenbyte und niederwertigen Adressenbyte des 16-Bit-Multiplexbusses entsprechen.
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Werden 8-Bit-Bausteine, die bereits dem Multiplexbus des Systems MCS
86 entsprechend ausgelegt sind, d. h. die berücksichtigen, daß das Adreßbit AO als
Freigabebit verwendet wird, so enstehen beim Anschluß dieser Bausteine an den niederwertigen
Teil des Multiplexbusses des Systems MCS 86 keine Probleme. Zum Anschluß an den
höherwertigen Teil des Multiplexbusses des Systems 86 kann eine Anordnung nach Fig.
5 verwendet werden. Die verwendeten Multiplexer und Trenngatter entsprechen wiederum
denen der Fig. 3 bzw. Fig. 4 und sind mit gleichen Bezugszeichen bezeichnet. Der
erste Eingang 5 des Multiplexers 3 wird hier mit der ersten Leitung des höherwertigen
Bits AD8 verbunden, während der zweite Eingang des ersten Multiplexers 3 mit der
das Freigabesignal für das höherwertige Byte BHE befördernden Steuerleitung verbunden
ist. Am Ausgang 7 des Multiplexers 3 liegt dann die peripheriebausteinbezogene erste
Leitung ADO an.
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Am ersten Eingang 5 des zweiten Multiplexers 3 wird dann die Leitung
AD9, am zweiten Eingang 6 des zweiten Multiplexers 3 die Leitung AD1 angeschlossen.
Die weiteren sechs Multiplexer 3 werden entsprechend mit den Leitungen AD10 bis
AD15 bzw. AD2 bis AD7 beaufschlagt.
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Die in der Fig. 1 gezeigte Anordnung zeigt ein erfindungsgemäßes Ausführungsbeispiel,
bei dem die 16 dem System MCS 86 entsprechenden Multiplexleitungen ADO bis AD15
in einen niederwertigen Multiplexbusteil (Leitungen ADO1 bis AD71) und einem höherwertigen
Multiplexbusteil (Leitungen ADOh bis AD7h) umgeordnet werden. Dabei werden das Freigabebit
AO, die Adreßbits Al - A8 und die Datenbits DO - D7 dem niederwertigen Multiplexbusteil
zugeordnet, während die Adreßbits Al - A8 und die Datenbits D8 - D15 dem höherwertigen
Multiplexbusteil zugeordnet werden. Die 16 Elemente 20 - 35 sind entsprechend dem
in der Fig. 3 mit 36 bezeichneten Kasten aus Multi plexer 3, Trenngatter bzw. Treiber
12 und Inverter 15 zusammengesetzt und werden entsprechend den Fig. 3 und 4 und
der zugehörigen Beschreibung mit den Multiplexleitungen ADO bis ADIS eingangsseitig
beaufschlagt. Die Leitungen für die Steuersignale WR und RD sind der Übersichtlichkeit
halber nicht eingezeichnet. Auf diese Weise gelingt es, sowohl den an den niederwertigen
Multiplexleitungen ADO1 bis AD71 angeschlossenen Peripheriebausteinen 36 als auch
den an den höherwertigen Leitungen ADOh bis AD7h angeschlossenen Peripheriebausteinen
37 das Datenbyte zukommen zu lassen, daß der Wertigkeit der Peripheriebausteine
im Anschluß an die Zentraleinheit entspricht , wobei aber beide Peripheriebausteine
nur Jeweils das niederwertige Adressenbyte bekommen.
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Somit können zwei 8-Bit-Peripheriebausteine gemeinsam als 16-Bit-Einheit
unter einer Wortadresse oder getrennt als zwei 8-Bit-Einheiten unter zwei Byteadressen
angesprochen werden. Die gegebenenfalls über das erste Adreß-
byte
hinaus benötigten höherwertigen Adreßbits des 16-Bit-Multiplexbusses können z. B.
getrennt von den beiden 8-Bit-Teilbussen in bekannter Weise zur Erzeugung von CS
bzw. CS-Signalen an Dekoder geführt, bzw. - wo notwendig - an die 8-Bit-Peripheriebausteine
angeschlossen werden.
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Geht man anstelle des oben beschriebenen 16-Bit-Multiplexbusses von
n x 8-Bit-Multiplexbussen aus, an die n 8-Bit-Peripheriebausteine in Reihe aneinanderschaltbar
sind, die als n x 8-Bit-Einheiten angesehen werden können, so gelingt es mittels
einer erfindungsgemäßen Anordnung die Bausteine immer mit den niederwertigsten 8
Adressenbits und mit den lagerichtigen Datenbits zu versorgen. Alle n Bausteine
würden dann von den niederwertigsten 8 Adressenbits beaufschlagt, während die n
Bausteine mit Datenbits AD (y x 8) bis AD (y x 8 + 7) für y = 0 ....... n-1 beaufschlagt
werden.
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Die schaltungsmäßige Realisierung einer erfindungsgemäßen Anordnung
kann mit unterschiedlichen, von den in den Fig. 3 bis 5 gezeigten abweichenden Bausteintypen
erfolgen. Z. B. kann der Multiplexer 3 durch entspre-# chend verschaltete Trenngatter
oder bidirektionale oder tridirektionale Bustreiberbausteine ersetzt werden. Die
Bildung eines Chip-Select-Steuersignales t2F für jeden einzelnen der im System vorhandenen
8-Bit-Speicher- und Peripheriebausteine mit Multiplexbus des MCS 85 kann z. B. in
der Weise erfolgen, daß für die beiden Teile des Multiplexbusses des MCS 86 getrennte
Dekoder vorgesehen werden, die mit den zwischengespeicherten Bits AO bzw. BHE freigegeben
werden.
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5 Figuren 7 Patentansprüche