JPH07160626A - 短いワード長のメモリを長いワード長のマルチプレクスされたバスに接続する装置及び方法 - Google Patents
短いワード長のメモリを長いワード長のマルチプレクスされたバスに接続する装置及び方法Info
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- JPH07160626A JPH07160626A JP6234793A JP23479394A JPH07160626A JP H07160626 A JPH07160626 A JP H07160626A JP 6234793 A JP6234793 A JP 6234793A JP 23479394 A JP23479394 A JP 23479394A JP H07160626 A JPH07160626 A JP H07160626A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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- Memory System (AREA)
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Abstract
(57)【要約】
【目的】 短ワード長メモリをアドレス／データ・マル
チプレクシング・モードで動作するワイドなバスに接続
するシステム及び方法を提供する。 【構成】 オペレーション・モードがバスに対して規定
され、バス・ラインがメモリ・アクセスのために、デー
タ・グループとアドレス・グループとに分割される。デ
ータ・グループはアドレス・ラインのグループ上に提供
されるアドレスを用いて、メモリを読出しまたは書込む
ために双方向に動作可能である。このアーキテクチャ及
び実施は、プロセッサと一緒に使用されるブートＲＯＭ
に対して特に好適である。なぜなら、こうしたＲＯＭ
は、通常、比較的短いワード長を有する一方で、プロセ
ッサは比較的長いワード長を有し、従って類似の長いワ
ード長のバスに接続されるからである。
チプレクシング・モードで動作するワイドなバスに接続
するシステム及び方法を提供する。 【構成】 オペレーション・モードがバスに対して規定
され、バス・ラインがメモリ・アクセスのために、デー
タ・グループとアドレス・グループとに分割される。デ
ータ・グループはアドレス・ラインのグループ上に提供
されるアドレスを用いて、メモリを読出しまたは書込む
ために双方向に動作可能である。このアーキテクチャ及
び実施は、プロセッサと一緒に使用されるブートＲＯＭ
に対して特に好適である。なぜなら、こうしたＲＯＭ
は、通常、比較的短いワード長を有する一方で、プロセ
ッサは比較的長いワード長を有し、従って類似の長いワ
ード長のバスに接続されるからである。
Description
【０００１】
【産業上の利用分野】本発明は一般にコンピュータ・ア
ーキテクチャに関し、特に比較的短いワード長を有する
メモリをアドレス／データ・マルチプレクシング・モー
ドで動作する該メモリのワード長に対して相当にワイド
（ワード長が長い）なバスにインタフェースするための
システム及び方法に関する。
ーキテクチャに関し、特に比較的短いワード長を有する
メモリをアドレス／データ・マルチプレクシング・モー
ドで動作する該メモリのワード長に対して相当にワイド
（ワード長が長い）なバスにインタフェースするための
システム及び方法に関する。
【０００２】
【従来の技術】コンピュータを初期化またはブートする
ために使用されるパワー・オン・リセット・サイクル
は、通常、コンピュータの不揮発メモリ、典型的にはプ
ログラマブル読出し専用メモリ（ＰＲＯＭ）、フラッシ
ュＲＯＭまたは従来のＲＯＭに記憶されるコードにより
規定される。単純化のため、これら３クラスのデバイス
を表すために総称用語ＲＯＭが以降では使用される。当
業者には理解されるように、書込みオペレーションを扱
う時、考慮されるメモリはフラッシュＲＯＭか、或いは
ＲＡＭである。通常、０．５ＭバイトのＲＯＭによりシ
ーケンスを十分に実行することができる。このアプリケ
ーションに適切な典型的な市販のＲＯＭデバイスは、８
ビットまたは１６ビットのデータ・ポートを有する。
ために使用されるパワー・オン・リセット・サイクル
は、通常、コンピュータの不揮発メモリ、典型的にはプ
ログラマブル読出し専用メモリ（ＰＲＯＭ）、フラッシ
ュＲＯＭまたは従来のＲＯＭに記憶されるコードにより
規定される。単純化のため、これら３クラスのデバイス
を表すために総称用語ＲＯＭが以降では使用される。当
業者には理解されるように、書込みオペレーションを扱
う時、考慮されるメモリはフラッシュＲＯＭか、或いは
ＲＡＭである。通常、０．５ＭバイトのＲＯＭによりシ
ーケンスを十分に実行することができる。このアプリケ
ーションに適切な典型的な市販のＲＯＭデバイスは、８
ビットまたは１６ビットのデータ・ポートを有する。
【０００３】こうしたＲＯＭに初期化コードまたはブー
ト・コード以外の情報を記憶することは、あまり実施さ
れることはないが、十分に考慮される。従って、本発明
は最も使用される可能性の高い情況において述べられ
る。
ト・コード以外の情報を記憶することは、あまり実施さ
れることはないが、十分に考慮される。従って、本発明
は最も使用される可能性の高い情況において述べられ
る。
【０００４】ＲＯＭデバイスの短ワード長及び低速性に
比較して、ＩＢＭから提供されるPowerPC 601 （ＩＢＭ
の登録商標）プロセッサなどのコンピュータ・プロセッ
サは、３２ビット・アドレス・バス及び３２／６４ビッ
ト・データ・バスを使用し、典型的には、桁違いに速い
スピードで動作する。この特定のプロセッサの特徴は、
PowerPC 601 Riscマイクロプロセッサ・ユーザーズ・マ
ニュアル（Microprocessor Users Manual）MPC 601 UM/
ADに述べられている。こうしたＲＯＭデバイスの相対的
不十分さは、今日のシステム・バス設計と比較しても明
らかである。その例として、PCI Special Interest Gro
upにより配布されるPCI ローカル・バス仕様（Local Bu
s Specification）において規定されるＰＣＩ（Periphe
ral Component Interconnect）バスがある。
比較して、ＩＢＭから提供されるPowerPC 601 （ＩＢＭ
の登録商標）プロセッサなどのコンピュータ・プロセッ
サは、３２ビット・アドレス・バス及び３２／６４ビッ
ト・データ・バスを使用し、典型的には、桁違いに速い
スピードで動作する。この特定のプロセッサの特徴は、
PowerPC 601 Riscマイクロプロセッサ・ユーザーズ・マ
ニュアル（Microprocessor Users Manual）MPC 601 UM/
ADに述べられている。こうしたＲＯＭデバイスの相対的
不十分さは、今日のシステム・バス設計と比較しても明
らかである。その例として、PCI Special Interest Gro
upにより配布されるPCI ローカル・バス仕様（Local Bu
s Specification）において規定されるＰＣＩ（Periphe
ral Component Interconnect）バスがある。
【０００５】上述のPowerPC 601 プロセッサを初期化す
るためのＲＯＭの使用において遭遇するより厄介であり
現実的な技術的問題は、プロセッサがバースト・モード
で開始する事実に起因する。このモードでは、プロセッ
サは各々が８バイトの４回の増分により３２バイトのデ
ータを期待する。すなわち、８ビットまたは１６ビット
ＲＯＭデータを８バイト単位の４回の増分に変換するこ
とが必要となる。このサイズはＬ１キャッシュ・セグメ
ント長に相当し、上述のＰＣＩバスなどの業界標準バス
・アーキテクチャを使用して効率的に転送される。ここ
でPowerPC 601におけるセグメントは、キャッシュ・ラ
インの半分であることを述べておく。
るためのＲＯＭの使用において遭遇するより厄介であり
現実的な技術的問題は、プロセッサがバースト・モード
で開始する事実に起因する。このモードでは、プロセッ
サは各々が８バイトの４回の増分により３２バイトのデ
ータを期待する。すなわち、８ビットまたは１６ビット
ＲＯＭデータを８バイト単位の４回の増分に変換するこ
とが必要となる。このサイズはＬ１キャッシュ・セグメ
ント長に相当し、上述のＰＣＩバスなどの業界標準バス
・アーキテクチャを使用して効率的に転送される。ここ
でPowerPC 601におけるセグメントは、キャッシュ・ラ
インの半分であることを述べておく。
【０００６】
【発明が解決しようとする課題】こうしたブートＲＯＭ
は、業界標準アーキテクチャ（ＩＳＡ）・バスまたは拡
張業界標準アーキテクチャ（ＥＩＳＡ）・バスなどの３
２ビット以内に体系化されるバス上に配置されるが、Ｉ
ＳＡバスから３２ビットＰＣＩバスへ、そして最終的に
は３２／６４ビット・プロセッサ・バス自身に獲得する
ために要求されるブリッジ及びアドレス変換は、任意の
初期化及びブート・シーケンスの間に、時間及び資源の
相当な消費を伴う。これは更にＩＳＡバスまたはＥＩＳ
Ａバスのアクセスにおいて、アドレス変換に要する時間
により、一層悪化する。
は、業界標準アーキテクチャ（ＩＳＡ）・バスまたは拡
張業界標準アーキテクチャ（ＥＩＳＡ）・バスなどの３
２ビット以内に体系化されるバス上に配置されるが、Ｉ
ＳＡバスから３２ビットＰＣＩバスへ、そして最終的に
は３２／６４ビット・プロセッサ・バス自身に獲得する
ために要求されるブリッジ及びアドレス変換は、任意の
初期化及びブート・シーケンスの間に、時間及び資源の
相当な消費を伴う。これは更にＩＳＡバスまたはＥＩＳ
Ａバスのアクセスにおいて、アドレス変換に要する時間
により、一層悪化する。
【０００７】従って、比較的低速な短ワード長ＲＯＭを
相当にワイドなバスにインタフェースし、高速でワイド
なバスを有するプロセッサに差し向けられるデータを、
そのバス上に転送するためのシステム及び方法が必要と
される。これらの目的が市販のプロセッサ、市販のＲＯ
Ｍ及び業界標準のシステム・バス・アーキテクチャを用
いて達成されるべきである。
相当にワイドなバスにインタフェースし、高速でワイド
なバスを有するプロセッサに差し向けられるデータを、
そのバス上に転送するためのシステム及び方法が必要と
される。これらの目的が市販のプロセッサ、市販のＲＯ
Ｍ及び業界標準のシステム・バス・アーキテクチャを用
いて達成されるべきである。
【０００８】
【課題を解決するための手段】本発明は、短データ・ワ
ード長メモリをプロセッサと通信するワイドなアドレス
／データ・バスに接続するシステム及び方法により、上
述の一般的システム及びプロセッサに特有の問題を解決
する。１態様では、メモリのデータ・ラインをバス・ラ
インの第１のグループに接続する手段と、メモリのアド
レス・ラインをバス・ラインの第２のグループに接続す
る手段と、メモリ・アドレスをバス・ラインの第２のグ
ループ上に書込み、メモリ・データをバス・ラインの第
１のグループから読出すことにより、第１のバス・オペ
レーション・モードであるメモリ読出しを実行する手段
と、アドレスをバス・ラインの第１及び第２のグループ
の組合わせに書込み、その後、データをバス・ラインの
第１及び第２のグループの組合わせから（組合わせに）
読出す（書込む）ことにより、第２のバス・オペレーシ
ョン・モードを実行する手段とを含む。別の態様では、
本発明は上記システムを特徴化するステップを実行する
方法に関する。
ード長メモリをプロセッサと通信するワイドなアドレス
／データ・バスに接続するシステム及び方法により、上
述の一般的システム及びプロセッサに特有の問題を解決
する。１態様では、メモリのデータ・ラインをバス・ラ
インの第１のグループに接続する手段と、メモリのアド
レス・ラインをバス・ラインの第２のグループに接続す
る手段と、メモリ・アドレスをバス・ラインの第２のグ
ループ上に書込み、メモリ・データをバス・ラインの第
１のグループから読出すことにより、第１のバス・オペ
レーション・モードであるメモリ読出しを実行する手段
と、アドレスをバス・ラインの第１及び第２のグループ
の組合わせに書込み、その後、データをバス・ラインの
第１及び第２のグループの組合わせから（組合わせに）
読出す（書込む）ことにより、第２のバス・オペレーシ
ョン・モードを実行する手段とを含む。別の態様では、
本発明は上記システムを特徴化するステップを実行する
方法に関する。
【０００９】本発明の好適な態様及び実施例は、ＰＣＩ
バス標準により規定されるように、３２ビット・アドレ
ス／データ・マルチプレクス式バスに直結される８ビッ
ト・フラッシュＲＯＭを使用する、上述のPowerPC 601
プロセッサのパワー・オン・リセットに続くシステム初
期化及びバースト転送に関連する。ＲＯＭのデータ・ラ
インは３２本のＰＣＩバス・ラインの８本と共通であ
り、ＰＣＩバス・ラインの残りの２４本はＲＯＭのアド
レス・ラインとして直結される。それにより、単一のタ
イミング・サイクルの間に、単一の３２ライン・バス上
にＲＯＭアドレスが送信され、ＲＯＭデータが返却され
る。別の態様では、ＲＯＭが書込まれる時、ＲＯＭアド
レス及びデータの両方が時間的な同一の増分においてＲ
ＯＭに送信される。第３の態様またはＰＣＩ仕様におい
て規定される通常のＰＣＩオペレーション・モードで
は、ＰＣＩバスの３２ラインがアドレス及びデータの使
用の間でマルチプレクスされる。
バス標準により規定されるように、３２ビット・アドレ
ス／データ・マルチプレクス式バスに直結される８ビッ
ト・フラッシュＲＯＭを使用する、上述のPowerPC 601
プロセッサのパワー・オン・リセットに続くシステム初
期化及びバースト転送に関連する。ＲＯＭのデータ・ラ
インは３２本のＰＣＩバス・ラインの８本と共通であ
り、ＰＣＩバス・ラインの残りの２４本はＲＯＭのアド
レス・ラインとして直結される。それにより、単一のタ
イミング・サイクルの間に、単一の３２ライン・バス上
にＲＯＭアドレスが送信され、ＲＯＭデータが返却され
る。別の態様では、ＲＯＭが書込まれる時、ＲＯＭアド
レス及びデータの両方が時間的な同一の増分においてＲ
ＯＭに送信される。第３の態様またはＰＣＩ仕様におい
て規定される通常のＰＣＩオペレーション・モードで
は、ＰＣＩバスの３２ラインがアドレス及びデータの使
用の間でマルチプレクスされる。
【００１０】プロセッサ特有の特徴に関し、本実施例
は、プロセッサ・バスのサイズに一致するように、８バ
イト・バッファへのバイト・サイズＲＯＭデータの蓄積
を可能とする。
は、プロセッサ・バスのサイズに一致するように、８バ
イト・バッファへのバイト・サイズＲＯＭデータの蓄積
を可能とする。
【００１１】本発明のこれらの及び他の特徴が、以下で
述べる詳細な実施例を考慮することにより、より明確に
理解されよう。
述べる詳細な実施例を考慮することにより、より明確に
理解されよう。
【００１２】
【実施例】図１は好適に実施される本発明によるコンピ
ュータ・システムのブロック図である。PowerPC 601 Ｒ
ＩＳＣタイプ・プロセッサ１は、オプションのＬ２キャ
ッシュ３、メモリ／ＰＣＩ制御４、及びメモリ／ＰＣＩ
アドレス／データ・ユニット６と、プロセッサ・バス２
を共用する。揮発性システム・メモリ７がメモリ・バス
８に接続され、ブロック４及び６を介して、プロセッサ
・バス２と通信する。明らかなように、ブロック４及び
６の機能は、ポート接続により関連付けられる。従っ
て、両者は半導体技術により可能な場合には、単一のデ
バイス内に統合される候補となる。
ュータ・システムのブロック図である。PowerPC 601 Ｒ
ＩＳＣタイプ・プロセッサ１は、オプションのＬ２キャ
ッシュ３、メモリ／ＰＣＩ制御４、及びメモリ／ＰＣＩ
アドレス／データ・ユニット６と、プロセッサ・バス２
を共用する。揮発性システム・メモリ７がメモリ・バス
８に接続され、ブロック４及び６を介して、プロセッサ
・バス２と通信する。明らかなように、ブロック４及び
６の機能は、ポート接続により関連付けられる。従っ
て、両者は半導体技術により可能な場合には、単一のデ
バイス内に統合される候補となる。
【００１３】フラッシュＲＯＭ９はアドレス及びデータ
を伝達する目的で、ＰＣＩバス１２に接続される。書込
み許可、読出し許可及びチップ選択信号だけが、制御ラ
イン１３を介して伝達される。ここでＲＯＭ９は８本の
データ・ラインと２４本のアドレス・ラインとを有し、
ＰＣＩバス１２は通常のオペレーション下において、ア
ドレス及びデータ転送の間でマルチプレクスされる３２
ラインを有し、プロセッサ・バス２は３２本のアドレス
・ラインと６４本のデータ・ラインとを有する。
を伝達する目的で、ＰＣＩバス１２に接続される。書込
み許可、読出し許可及びチップ選択信号だけが、制御ラ
イン１３を介して伝達される。ここでＲＯＭ９は８本の
データ・ラインと２４本のアドレス・ラインとを有し、
ＰＣＩバス１２は通常のオペレーション下において、ア
ドレス及びデータ転送の間でマルチプレクスされる３２
ラインを有し、プロセッサ・バス２は３２本のアドレス
・ラインと６４本のデータ・ラインとを有する。
【００１４】図１に示されるアーキテクチャは、短デー
タ・ワード長ＲＯＭ９をワイドなアドレス／データ・バ
ス１２に接続可能とし、動作時に初期化及びブート・プ
ログラム・コードなどのデータの８バイト・バッファ１
４へのタイムリな転送を提供するように規定される。バ
ッファ１４に蓄積されるデータは、後に６４ビット・デ
ータ・バス１６を介してプロセッサ１に転送される。プ
ロセッサ１に送信されるデータは、PowerPC 601 プロセ
ッサのパワー・オン・リセット開始シーケンスに関連す
る８バイト×４のバースト・フェッチ形式に編成され
る。シーケンスのタイミングを取るためのメモリ／ＰＣ
Ｉ制御４論理資源は、単一ビート（非バースト）転送モ
ード、すなわちＬ１キャッシュ１７を使用禁止にするプ
ロセッサ・オペレーションとも両立する。
タ・ワード長ＲＯＭ９をワイドなアドレス／データ・バ
ス１２に接続可能とし、動作時に初期化及びブート・プ
ログラム・コードなどのデータの８バイト・バッファ１
４へのタイムリな転送を提供するように規定される。バ
ッファ１４に蓄積されるデータは、後に６４ビット・デ
ータ・バス１６を介してプロセッサ１に転送される。プ
ロセッサ１に送信されるデータは、PowerPC 601 プロセ
ッサのパワー・オン・リセット開始シーケンスに関連す
る８バイト×４のバースト・フェッチ形式に編成され
る。シーケンスのタイミングを取るためのメモリ／ＰＣ
Ｉ制御４論理資源は、単一ビート（非バースト）転送モ
ード、すなわちＬ１キャッシュ１７を使用禁止にするプ
ロセッサ・オペレーションとも両立する。
【００１５】プロセッサ１とＲＯＭ９との関係を規定す
る主要要素が、図２のブリッジ論理１８により表され
る。図２に示されるように、読出し及び書込みオペレー
ションの両方において、ＲＯＭの８ビット・データ・ポ
ートがＰＣＩバス１２の上位８ラインに接続され、それ
により双方向に動作する。一方、ＰＣＩバスの残りの２
４ラインは常にアドレス・データをＲＯＭ９に伝達する
ために使用される。２４ビットのアドレス・データは１
６ＭバイトのＲＯＭまでをサポートするので、データ及
びアドレス・ラインのこの分割は、システムの初期化及
びブート処理コードのニーズに理想的に適合する。ブリ
ッジ論理１８により生成される書込み許可、出力許可及
びチップ選択信号は、単一ビート（転送）読出しサイク
ル、バースト読出しサイクルまたはフラッシュＲＯＭ９
のデータの更新を示すプロセッサ制御信号に直接応答す
る。具体的には、ブリッジ論理１８は、ハイ・アドレス
４Ｇ−１Ｍ＋１００から開始するブート・シーケンスと
インタフェースする。
る主要要素が、図２のブリッジ論理１８により表され
る。図２に示されるように、読出し及び書込みオペレー
ションの両方において、ＲＯＭの８ビット・データ・ポ
ートがＰＣＩバス１２の上位８ラインに接続され、それ
により双方向に動作する。一方、ＰＣＩバスの残りの２
４ラインは常にアドレス・データをＲＯＭ９に伝達する
ために使用される。２４ビットのアドレス・データは１
６ＭバイトのＲＯＭまでをサポートするので、データ及
びアドレス・ラインのこの分割は、システムの初期化及
びブート処理コードのニーズに理想的に適合する。ブリ
ッジ論理１８により生成される書込み許可、出力許可及
びチップ選択信号は、単一ビート（転送）読出しサイク
ル、バースト読出しサイクルまたはフラッシュＲＯＭ９
のデータの更新を示すプロセッサ制御信号に直接応答す
る。具体的には、ブリッジ論理１８は、ハイ・アドレス
４Ｇ−１Ｍ＋１００から開始するブート・シーケンスと
インタフェースする。
【００１６】ＰＣＩバス・ラインとＲＯＭのデータ／ア
ドレス・ビットとの関係が図３に表される。読出しモー
ドでは、プロセッサのライン０乃至２３は直接ＰＣＩバ
ス・ライン０乃至２３に接続され、ＲＯＭデータは３２
ライン・バスのライン２５乃至３１上に返却される。プ
ロセッサからのアドレスがＲＯＭ書込みモード・オペレ
ーションを知らせるようにデコードされる時、ＲＯＭア
ドレス及びデータが、同時にプロセッサ・ライン０乃至
３１からＰＣＩバス・ライン０乃至３１に転送される。
アドレス及びデータの区別はＲＯＭ接続による。ここで
バイト・レーン順序（byte lane ordering）は、プロセ
ッサが使用中のエンディアン・モード（endian mode）
にもとづき反転される。エンディアン・モード変更の補
償は、ブリッジ論理１８（図２）により容易に達成され
る。
ドレス・ビットとの関係が図３に表される。読出しモー
ドでは、プロセッサのライン０乃至２３は直接ＰＣＩバ
ス・ライン０乃至２３に接続され、ＲＯＭデータは３２
ライン・バスのライン２５乃至３１上に返却される。プ
ロセッサからのアドレスがＲＯＭ書込みモード・オペレ
ーションを知らせるようにデコードされる時、ＲＯＭア
ドレス及びデータが、同時にプロセッサ・ライン０乃至
３１からＰＣＩバス・ライン０乃至３１に転送される。
アドレス及びデータの区別はＲＯＭ接続による。ここで
バイト・レーン順序（byte lane ordering）は、プロセ
ッサが使用中のエンディアン・モード（endian mode）
にもとづき反転される。エンディアン・モード変更の補
償は、ブリッジ論理１８（図２）により容易に達成され
る。
【００１７】ＰＣＩラインの１部がアドレス用に、１部
がデータ用に双方向に使用されるＰＣＩバス上における
情報転送は、規定されたＰＣＩバス・サイクルには相当
しない。従って、ＰＣＩ制御信号ラインはＰＣＩバス上
の活動を意味する目的ではドライブ（出力）されない。
こうしたＲＯＭ読出し／書込みシーケンスの間に、別の
ＰＣＩマスタがＰＣＩバスの制御を獲得しようとする問
題を回避するために、メモリ／ＰＣＩ制御４（図１）
は、プロセッサによるＲＯＭのアクセスの間にＰＣＩ許
可信号１５（図１）を差し控えることにより、他の全て
のＰＣＩデバイスを締め出す。
がデータ用に双方向に使用されるＰＣＩバス上における
情報転送は、規定されたＰＣＩバス・サイクルには相当
しない。従って、ＰＣＩ制御信号ラインはＰＣＩバス上
の活動を意味する目的ではドライブ（出力）されない。
こうしたＲＯＭ読出し／書込みシーケンスの間に、別の
ＰＣＩマスタがＰＣＩバスの制御を獲得しようとする問
題を回避するために、メモリ／ＰＣＩ制御４（図１）
は、プロセッサによるＲＯＭのアクセスの間にＰＣＩ許
可信号１５（図１）を差し控えることにより、他の全て
のＰＣＩデバイスを締め出す。
【００１８】図４は、ブリッジ論理１８（図２）内で達
成されるＲＯＭデータのアクセス及び配列を定義する状
態マシンを表す。基本的な目的は、ＲＯＭ９に記憶され
る短ワード長データがワイドなバス及びプロセッサ形式
に、互換にアクセス及び構成されるように、オペレーシ
ョンを同期及びリサイクルすることである。各状態が図
において表され、定義されているので、それらの状態及
び遷移に関する詳細な説明は省略する。
成されるＲＯＭデータのアクセス及び配列を定義する状
態マシンを表す。基本的な目的は、ＲＯＭ９に記憶され
る短ワード長データがワイドなバス及びプロセッサ形式
に、互換にアクセス及び構成されるように、オペレーシ
ョンを同期及びリサイクルすることである。各状態が図
において表され、定義されているので、それらの状態及
び遷移に関する詳細な説明は省略する。
【００１９】図５、図６及び図７は、様々なオペレーシ
ョンのタイミング図を示す。３つのタイミング図は、様
々な読出し及び書込みシーケンスに対するＰＣＩバス上
のプロセッサ信号、及びＲＯＭ信号を示す。ここで図５
の単一ビート（非バースト）読出しシーケンスは、各Ｃ
ＰＵアドレスに対する１回の連続的な８増分ＲＯＭアド
レス及び読出しサイクルを示し、その終了時に、完全な
８バイトが６４ライン幅のデータ・バス１６（図１）を
介して、プロセッサ１に同時に転送される。図６のフラ
ッシュＲＯＭ書込みタイミング図は、プロセッサからの
単一のデータ・ワードが、ＲＯＭデータとＲＯＭアドレ
スを結合することを示す。図５及び図６の転送肯定応答
（ＴＡ）信号及びアドレス肯定応答（ＡＡＣＫ）信号
が、８バイト転送シーケンスの終了を示すために生成さ
れる。
ョンのタイミング図を示す。３つのタイミング図は、様
々な読出し及び書込みシーケンスに対するＰＣＩバス上
のプロセッサ信号、及びＲＯＭ信号を示す。ここで図５
の単一ビート（非バースト）読出しシーケンスは、各Ｃ
ＰＵアドレスに対する１回の連続的な８増分ＲＯＭアド
レス及び読出しサイクルを示し、その終了時に、完全な
８バイトが６４ライン幅のデータ・バス１６（図１）を
介して、プロセッサ１に同時に転送される。図６のフラ
ッシュＲＯＭ書込みタイミング図は、プロセッサからの
単一のデータ・ワードが、ＲＯＭデータとＲＯＭアドレ
スを結合することを示す。図５及び図６の転送肯定応答
（ＴＡ）信号及びアドレス肯定応答（ＡＡＣＫ）信号
が、８バイト転送シーケンスの終了を示すために生成さ
れる。
【００２０】図７は、PowerPC 601 プロセッサがＬ１キ
ャッシュ１７（図１）を充填するために、バースト（４
ビート）転送を実行している時の信号のタイミングを示
す。図示のように、データの同一の８バイトが４回の転
送（ビート）の各々において繰返される。信号ＴＡがア
クティブ状態を維持される各クロック・サイクルの間
に、８バイトがＬ１キャッシュ１７の次の連続する８バ
イト位置に転送される。サイクルは４番目のＴＡアクテ
ィブ・クロック・サイクルで終了し、その時ＡＡＣＫが
活動化される。データを４回繰返す理由は、比較的遅い
ＲＯＭサイクルの終了を早めるためである。
ャッシュ１７（図１）を充填するために、バースト（４
ビート）転送を実行している時の信号のタイミングを示
す。図示のように、データの同一の８バイトが４回の転
送（ビート）の各々において繰返される。信号ＴＡがア
クティブ状態を維持される各クロック・サイクルの間
に、８バイトがＬ１キャッシュ１７の次の連続する８バ
イト位置に転送される。サイクルは４番目のＴＡアクテ
ィブ・クロック・サイクルで終了し、その時ＡＡＣＫが
活動化される。データを４回繰返す理由は、比較的遅い
ＲＯＭサイクルの終了を早めるためである。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２２】（１）比較的短いデータ・ワード長を有す
るメモリを比較的ワード長の長いアドレス／データ・バ
スに接続するシステムであって、前記メモリのデータ・
ラインを前記バス・ラインの第１のグループに接続する
手段と、前記メモリのアドレス・ラインを前記バス・ラ
インの第２のグループに接続する手段と、メモリ・アド
レスを前記バス・ラインの前記第２のグループ上に書込
み、メモリ・データを前記バス・ラインの前記第１のグ
ループから読出すことにより、第１のバス・オペレーシ
ョン・モードであるメモリ読出しを実行する手段と、ア
ドレスを前記バス・ラインの前記第１及び第２のグルー
プの組合わせに書込み、その後、データを前記バス・ラ
インの前記第１及び第２のグループの組合わせから（組
合わせに）読出す（書込む）ことにより、第２のバス・
オペレーション・モードを実行する手段と、を含むシス
テム。 （２）前記メモリが不揮発性メモリである、前記（１）
記載のシステム。 （３）前記不揮発性メモリがプログラマブル・ランダム
・アクセス・メモリである、前記（２）記載のシステ
ム。 （４）メモリ・アドレスを前記バス・ラインの前記第２
のグループ上に書込み、メモリ・データを前記バス・ラ
インの前記第１のグループ上に書込むことにより、第３
のバス・オペレーション・モードであるメモリ書込みを
実行する手段を含む、前記（３）記載のシステム。 （５）前記バス・ラインの前記第１及び第２のグループ
の組合わせが、前記メモリのワード長よりも長いアドレ
ス／データ・バスを形成する、前記（４）記載のシステ
ム。 （６）前記第１のグループ、前記第２のグループ及び前
記アドレス／データ・バスがバイトによりセグメント化
される、前記（５）記載のシステム。 （７）不揮発性メモリがフラッシュＲＯＭであり、前記
アドレス／データ・バスがＰＣＩアーキテクチャにより
規定される、前記（６）記載のシステム。 （８）比較的短いデータ・ワード長を有するメモリを比
較的ワード長の長いアドレス／データ・バスに接続する
方法であって、前記メモリのデータ・ラインを前記バス
・ラインの第１のグループに接続するステップと、前記
メモリのアドレス・ラインを前記バス・ラインの第２の
グループに接続するステップと、メモリ・アドレスを前
記バス・ラインの前記第２のグループ上に書込み、メモ
リ・データを前記バス・ラインの前記第１のグループか
ら読出すことにより、第１のバス・オペレーション・モ
ードであるメモリ読出しを実行するステップと、アドレ
スを前記バス・ラインの前記第１及び第２のグループの
組合わせに書込み、その後、データを前記バス・ライン
の前記第１及び第２のグループの組合わせから（組合わ
せに）読出す（書込む）ことにより、第２のバス・オペ
レーション・モードを実行するステップと、を含む方
法。 （９）前記メモリが不揮発性メモリである、前記（８）
記載の方法。 （１０）前記不揮発性メモリがプログラマブル・ランダ
ム・アクセス・メモリである、前記（９）記載の方法。 （１１）前記メモリ・アドレスをバス・ラインの前記第
２のグループ上に書込み、メモリ・データをバス・ライ
ンの前記第１のグループ上に書込むことにより、第３の
バス・オペレーション・モードであるメモリ書込みを実
行するステップを含む、前記（１０）記載の方法。 （１２）前記バス・ラインの前記第１及び第２のグルー
プの組合わせが、前記メモリのワード長よりも長いアド
レス／データ・バスを形成する、前記（１１）記載の方
法。 （１３）前記第１のグループ、前記第２のグループ及び
前記アドレス／データ・バスがバイトによりセグメント
化される、前記（１２）記載の方法。 （１４）不揮発性メモリがフラッシュＲＯＭであり、前
記アドレス／データ・バスがＰＣＩアーキテクチャによ
り規定される、前記（１３）記載の方法。
るメモリを比較的ワード長の長いアドレス／データ・バ
スに接続するシステムであって、前記メモリのデータ・
ラインを前記バス・ラインの第１のグループに接続する
手段と、前記メモリのアドレス・ラインを前記バス・ラ
インの第２のグループに接続する手段と、メモリ・アド
レスを前記バス・ラインの前記第２のグループ上に書込
み、メモリ・データを前記バス・ラインの前記第１のグ
ループから読出すことにより、第１のバス・オペレーシ
ョン・モードであるメモリ読出しを実行する手段と、ア
ドレスを前記バス・ラインの前記第１及び第２のグルー
プの組合わせに書込み、その後、データを前記バス・ラ
インの前記第１及び第２のグループの組合わせから（組
合わせに）読出す（書込む）ことにより、第２のバス・
オペレーション・モードを実行する手段と、を含むシス
テム。 （２）前記メモリが不揮発性メモリである、前記（１）
記載のシステム。 （３）前記不揮発性メモリがプログラマブル・ランダム
・アクセス・メモリである、前記（２）記載のシステ
ム。 （４）メモリ・アドレスを前記バス・ラインの前記第２
のグループ上に書込み、メモリ・データを前記バス・ラ
インの前記第１のグループ上に書込むことにより、第３
のバス・オペレーション・モードであるメモリ書込みを
実行する手段を含む、前記（３）記載のシステム。 （５）前記バス・ラインの前記第１及び第２のグループ
の組合わせが、前記メモリのワード長よりも長いアドレ
ス／データ・バスを形成する、前記（４）記載のシステ
ム。 （６）前記第１のグループ、前記第２のグループ及び前
記アドレス／データ・バスがバイトによりセグメント化
される、前記（５）記載のシステム。 （７）不揮発性メモリがフラッシュＲＯＭであり、前記
アドレス／データ・バスがＰＣＩアーキテクチャにより
規定される、前記（６）記載のシステム。 （８）比較的短いデータ・ワード長を有するメモリを比
較的ワード長の長いアドレス／データ・バスに接続する
方法であって、前記メモリのデータ・ラインを前記バス
・ラインの第１のグループに接続するステップと、前記
メモリのアドレス・ラインを前記バス・ラインの第２の
グループに接続するステップと、メモリ・アドレスを前
記バス・ラインの前記第２のグループ上に書込み、メモ
リ・データを前記バス・ラインの前記第１のグループか
ら読出すことにより、第１のバス・オペレーション・モ
ードであるメモリ読出しを実行するステップと、アドレ
スを前記バス・ラインの前記第１及び第２のグループの
組合わせに書込み、その後、データを前記バス・ライン
の前記第１及び第２のグループの組合わせから（組合わ
せに）読出す（書込む）ことにより、第２のバス・オペ
レーション・モードを実行するステップと、を含む方
法。 （９）前記メモリが不揮発性メモリである、前記（８）
記載の方法。 （１０）前記不揮発性メモリがプログラマブル・ランダ
ム・アクセス・メモリである、前記（９）記載の方法。 （１１）前記メモリ・アドレスをバス・ラインの前記第
２のグループ上に書込み、メモリ・データをバス・ライ
ンの前記第１のグループ上に書込むことにより、第３の
バス・オペレーション・モードであるメモリ書込みを実
行するステップを含む、前記（１０）記載の方法。 （１２）前記バス・ラインの前記第１及び第２のグルー
プの組合わせが、前記メモリのワード長よりも長いアド
レス／データ・バスを形成する、前記（１１）記載の方
法。 （１３）前記第１のグループ、前記第２のグループ及び
前記アドレス／データ・バスがバイトによりセグメント
化される、前記（１２）記載の方法。 （１４）不揮発性メモリがフラッシュＲＯＭであり、前
記アドレス／データ・バスがＰＣＩアーキテクチャによ
り規定される、前記（１３）記載の方法。
【００２３】
【発明の効果】データがバースト・モードで繰返される
ので、不要なデータがＬ１キャッシュ１７（図１）に転
送される。この繰返し及び不要なデータ転送を回避する
ために、プロセッサ命令が周期的にＬ１キャッシュ１７
をターンオフし、単一命令のフェッチに立ち帰る。これ
らの命令は数的には僅かであり、ＲＯＭ９に含まれる。
PowerPC 601 の場合のように、プロセッサがこうしたバ
ースト・モードで開始しない場合には、この改良は不要
である。
ので、不要なデータがＬ１キャッシュ１７（図１）に転
送される。この繰返し及び不要なデータ転送を回避する
ために、プロセッサ命令が周期的にＬ１キャッシュ１７
をターンオフし、単一命令のフェッチに立ち帰る。これ
らの命令は数的には僅かであり、ＲＯＭ９に含まれる。
PowerPC 601 の場合のように、プロセッサがこうしたバ
ースト・モードで開始しない場合には、この改良は不要
である。
【００２４】別の実施例では８バイトをプロセッサに転
送し、アドレスの増分を継続し、図５に示される単一ビ
ート・オペレーションに類似の４ビートを実行する。こ
の場合に必要な基本的変更は、最後のビートにおいての
みＡＡＣＫを活動化することだけである。しかしなが
ら、このシーケンスは低速であり、メモリ・リフレッシ
ュなどの他のオペレーションの発生を阻止する。
送し、アドレスの増分を継続し、図５に示される単一ビ
ート・オペレーションに類似の４ビートを実行する。こ
の場合に必要な基本的変更は、最後のビートにおいての
みＡＡＣＫを活動化することだけである。しかしなが
ら、このシーケンスは低速であり、メモリ・リフレッシ
ュなどの他のオペレーションの発生を阻止する。
【図１】コンピュータ・システムを実現するブロック図
である。
である。
【図２】ＲＯＭとプロセッサ間のインタフェースを示す
ブロック図である。
ブロック図である。
【図３】ＲＯＭとＰＣＩバス間のアドレス及びデータの
関係を示す図である。
関係を示す図である。
【図４】ＲＯＭデータをプロセッサに転送する状態マシ
ンの状態を示す図である。
ンの状態を示す図である。
【図５】単一ビートＲＯＭ読出しサイクルのタイミング
図である。
図である。
【図６】フラッシュＲＯＭ書込みサイクルのタイミング
図である。
図である。
【図７】バースト・モードＲＯＭ読出しサイクルのタイ
ミング図である。
ミング図である。
１ powerPC 601ＲＩＳＣタイプ・プロセッサ ２ プロセッサ・バス ３ Ｌ２キャッシュ ４ メモリ／ＰＣＩ制御 ６ メモリ／ＰＣＩアドレス／データ・ユニット ７ 揮発タイプ・システム・メモリ ８ メモリ・バス ９ フラッシュＲＯＭ １２ ＰＣＩバス １４ バッファ １５ ＰＣＩ許可信号 １７ Ｌ１キャッシュ １８ ブリッジ論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・エドワード・ディーン アメリカ合衆国78730、テキサス州オース ティン、ランチ・クリーク・ドライブ 3610 (72)発明者 マーク・レイモンド・ファウチャー アメリカ合衆国05403、バーモント州サウ ス・バーリントン、ウィンディング・ブル ック・ドライブ 44 (72)発明者 ジェームス・チェスター・パターソン アメリカ合衆国78750、テキサス州オース ティン、クレストリッジ・サークル 8800 (72)発明者 ハワード・カール・タナー アメリカ合衆国78758、テキサス州オース ティン、レベッカ・ドライブ 901
Claims (14)
- 【請求項１】比較的短いデータ・ワード長を有するメモ
リを比較的ワード長の長いアドレス／データ・バスに接
続するシステムであって、 前記メモリのデータ・ラインを前記バス・ラインの第１
のグループに接続する手段と、 前記メモリのアドレス・ラインを前記バス・ラインの第
２のグループに接続する手段と、 メモリ・アドレスを前記バス・ラインの前記第２のグル
ープ上に書込み、メモリ・データを前記バス・ラインの
前記第１のグループから読出すことにより、第１のバス
・オペレーション・モードであるメモリ読出しを実行す
る手段と、 アドレスを前記バス・ラインの前記第１及び第２のグル
ープの組合わせに書込み、その後、データを前記バス・
ラインの前記第１及び第２のグループの組合わせから
（組合わせに）読出す（書込む）ことにより、第２のバ
ス・オペレーション・モードを実行する手段と、 を含むシステム。 - 【請求項２】前記メモリが不揮発性メモリである、請求
項１記載のシステム。 - 【請求項３】前記不揮発性メモリがプログラマブル・ラ
ンダム・アクセス・メモリである、請求項２記載のシス
テム。 - 【請求項４】メモリ・アドレスを前記バス・ラインの前
記第２のグループ上に書込み、メモリ・データを前記バ
ス・ラインの前記第１のグループ上に書込むことによ
り、第３のバス・オペレーション・モードであるメモリ
書込みを実行する手段を含む、 請求項３記載のシステム。 - 【請求項５】前記バス・ラインの前記第１及び第２のグ
ループの組合わせが、前記メモリのワード長よりも長い
アドレス／データ・バスを形成する、請求項４記載のシ
ステム。 - 【請求項６】前記第１のグループ、前記第２のグループ
及び前記アドレス／データ・バスがバイトによりセグメ
ント化される、請求項５記載のシステム。 - 【請求項７】不揮発性メモリがフラッシュＲＯＭであ
り、前記アドレス／データ・バスがＰＣＩアーキテクチ
ャにより規定される、請求項６記載のシステム。 - 【請求項８】比較的短いデータ・ワード長を有するメモ
リを比較的ワード長の長いアドレス／データ・バスに接
続する方法であって、 前記メモリのデータ・ラインを前記バス・ラインの第１
のグループに接続するステップと、 前記メモリのアドレス・ラインを前記バス・ラインの第
２のグループに接続するステップと、 メモリ・アドレスを前記バス・ラインの前記第２のグル
ープ上に書込み、メモリ・データを前記バス・ラインの
前記第１のグループから読出すことにより、第１のバス
・オペレーション・モードであるメモリ読出しを実行す
るステップと、 アドレスを前記バス・ラインの前記第１及び第２のグル
ープの組合わせに書込み、その後、データを前記バス・
ラインの前記第１及び第２のグループの組合わせから
（組合わせに）読出す（書込む）ことにより、第２のバ
ス・オペレーション・モードを実行するステップと、 を含む方法。 - 【請求項９】前記メモリが不揮発性メモリである、請求
項８記載の方法。 - 【請求項１０】前記不揮発性メモリがプログラマブル・
ランダム・アクセス・メモリである、請求項９記載の方
法。 - 【請求項１１】前記メモリ・アドレスをバス・ラインの
前記第２のグループ上に書込み、メモリ・データをバス
・ラインの前記第１のグループ上に書込むことにより、
第３のバス・オペレーション・モードであるメモリ書込
みを実行するステップを含む、請求項１０記載の方法。 - 【請求項１２】前記バス・ラインの前記第１及び第２の
グループの組合わせが、前記メモリのワード長よりも長
いアドレス／データ・バスを形成する、請求項１１記載
の方法。 - 【請求項１３】前記第１のグループ、前記第２のグルー
プ及び前記アドレス／データ・バスがバイトによりセグ
メント化される、請求項１２記載の方法。 - 【請求項１４】不揮発性メモリがフラッシュＲＯＭであ
り、前記アドレス／データ・バスがＰＣＩアーキテクチ
ャにより規定される、請求項１３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/157,487 US5448521A (en) | 1993-11-12 | 1993-11-12 | Connecting a short word length non-volatile memory to a long word length address/data multiplexed bus |
| US157487 | 1993-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160626A true JPH07160626A (ja) | 1995-06-23 |
| JP3296387B2 JP3296387B2 (ja) | 2002-06-24 |
Family
ID=22563949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23479394A Expired - Fee Related JP3296387B2 (ja) | 1993-11-12 | 1994-09-29 | 短いワード長のメモリを長いワード長のマルチプレクスされたバスに接続する装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5448521A (ja) |
| EP (1) | EP0653712A1 (ja) |
| JP (1) | JP3296387B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630099A (en) * | 1993-12-10 | 1997-05-13 | Advanced Micro Devices | Non-volatile memory array controller capable of controlling memory banks having variable bit widths |
| US5835960A (en) * | 1994-01-07 | 1998-11-10 | Cirrus Logic, Inc. | Apparatus and method for interfacing a peripheral device having a ROM BIOS to a PCI bus |
| US6148441A (en) * | 1994-04-06 | 2000-11-14 | Dell Usa, L.P. | Method for reprogramming flash ROM in a personal computer implementing an EISA bus system |
| US5696917A (en) | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
| US5623697A (en) * | 1994-11-30 | 1997-04-22 | International Business Machines Corporation | Bridge between two buses of a computer system with a direct memory access controller having a high address extension and a high count extension |
| US5638520A (en) * | 1995-03-31 | 1997-06-10 | Motorola, Inc. | Method and apparatus for distributing bus loading in a data processing system |
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| US5857080A (en) | 1996-09-10 | 1999-01-05 | Lsi Logic Corporation | Apparatus and method for address translation in bus bridge devices |
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| US7609193B2 (en) | 2007-12-14 | 2009-10-27 | Symbol Technologies, Inc. | Method and system for a configurable communications interface |
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| CN103246625B (zh) * | 2013-05-24 | 2016-03-30 | 北京大学 | 一种数据与地址共用引脚自适应调整访存粒度的方法 |
| JP7398969B2 (ja) | 2019-03-01 | 2023-12-15 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置および記憶媒体 |
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- 1993-11-12 US US08/157,487 patent/US5448521A/en not_active Expired - Fee Related
-
1994
- 1994-09-29 JP JP23479394A patent/JP3296387B2/ja not_active Expired - Fee Related
- 1994-10-25 EP EP94307831A patent/EP0653712A1/en not_active Withdrawn
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| JPH04260959A (ja) * | 1990-07-20 | 1992-09-16 | Siemens Ag | マイクロプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3296387B2 (ja) | 2002-06-24 |
| US5448521A (en) | 1995-09-05 |
| EP0653712A1 (en) | 1995-05-17 |
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