JP2002073531A - フィールドプログラマブルゲートアレイ（ｆｐｇａ）におけるマルチマスタ・マルチスレーブシステムバス - Google Patents

フィールドプログラマブルゲートアレイ（ｆｐｇａ）におけるマルチマスタ・マルチスレーブシステムバス

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JP2002073531A
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gate array
programmable gate
field programmable
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ケヴィン ブリットン バリー
Zheng Chen
チェン ゼン
James F Hoff
フレデリック ホフ ジェームス
Ravikumar K Charath
ケー．チャラス ラヴィクマー
Cort D Lansenderfer
デー．ランセンダーファー コート
Don Mccarley
マッカーレイ ドン
George Staby Richard
ジョージ スタビー リチャード
David Yan Yu-Yuan
ディヴィッド ヤン ユー−ユアン
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Abstract

(57)【要約】 【課題】 より能率的で速いインプリメンテーションお
よびより優れたアクセス手段を可能にするよりフレキシ
ブルなＦＰＧＡ装置を提供する。 【解決手段】 ＦＰＧＡ内の複数の埋込マスタ素子およ
び少なくとも一つのスレーブ素子間に埋込システムバス
を組み込むと共に、複数の埋込スレーブ素子のいずれに
もダイレクトアクセスを可能にする外部プロセッサイン
タフェースを供給する。この埋込システムバスを用いる
と、複数のマスタのいずれもが埋込ＦＰＧＡ論理等の埋
込素子をプログラムできるようになる。この埋込システ
ムバスは、通常データ、アドレスおよび制御からなる信
号群であり、システム素子を互いに接続してデータフロ
ーの基本プロトコルを供給する。すなわち、該埋込シス
テムバスは、ＦＰＧＡ装置の制御、コンフィギュレーシ
ョンおよびステータス確定を考慮したものである。該埋
込システムバスは、各種埋込システムコンポーネント間
の通信を可能すべく、何時でも調停アクセスに有効な専
用機能とするのが好ましい。

Description

【発明の詳細な説明】
【０００１】
【関連出願の相互参照】本願は、「新規フィールドプロ
グラマブルゲートアレイ」と題する２０００年５月２６
日出願の米国出願番号６０／２０７，３７１の優先権を
主張するものである。
【０００２】
【発明の属する技術分野】本発明は、一般的にフィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）に関し、特
に、ＦＰＧＡ内への改良アーキテクチャーおよび機能の
インプリメンテーションに関するものである。
【０００３】
【従来の技術】フィールドプログラマブルゲートアレイ
（ＦＰＧＡ）はプログラマブル集積回路であり、カスタ
マイズされた論理アレイおよび特定顧客に対する機能を
提供する。図４は従来のフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）を表したものである。
【０００４】特に、図４に示すように、ＦＰＧＡ４００
は通常四つの異なる機構を備える。すなわち、コンフィ
ギュレーションメモリ４０６、入出力ブロック４０８−
４１４、コンフィギャラブル論理ブロック４０４、およ
び内部コンポーネント間のルーチングネットワーク４０
２からなる。
【０００５】コンフィギュレーションメモリ４０６は、
ＦＰＧＡ４００の素子および一外部制御装置（プログラ
マ等）間にアクセス手段を提供する。そして、このコン
フィギュレーションメモリ４０６の内容に基づき、コン
フィギャラブル論理ブロック４０４の各種論理機能がイ
ネーブルされ、ルーチングネットワーク４０２の構成を
介して相互に配線される。同様に、ある特定の論理ブロ
ックには各種タイプの入出力装置４０８−４１４を介し
て入出力アクセス出段が提供される。これら入出力アク
セスは、コンフィギュレーションメモリ４０６およびル
ーチングネットワーク４０２の提供するルーチング双方
によって決定される。
【０００６】コンフィギュレーションメモリ４０６は、
例えば、スタティックＲＡＭ（ＳＲＡＭ）等である。コ
ンフィギュレーションメモリビットは、各素子またはコ
ンフィギャラブル論理ブロック４０４の埋込素子内のス
イッチをオンまたはオフし、ＦＰＧＡ４００の素子間の
ルーチングを設定し、ＦＰＧＡ４００の機能を指定す
る。
【０００７】一般的に、コンフィギュレーションメモリ
４０６の個々のメモリビットはＦＰＧＡ装置４００の所
望の機能を指定する。従来、これらコンフィギュレーシ
ョンメモリビットは、コンフィギュレーションメモリ
（ＳＲＡＭ等）４０６に直づけされたデータラインおよ
びアドレスラインを用い、外部ソースから外部バス４２
０を通じて一時に一つローディングされる。全ての埋込
素子は、コンフィギュレーションメモリ４０６に対する
同一フォーマットを用いて同様にプログラミングされ
る。
【０００８】コンフィギュレーションメモリ４０６の他
のタイプとしては、ＥＰＲＯＭまたはＥＥＰＲＯＭ、反
溶融、溶融またはその他タイプの記憶デバイス等が通常
含まれ、単発プログラム性能または多重再プログラム性
能を提供する。また、コンフィギュレーションメモリ４
０６は一つ以上のタイプのメモリ（ＳＲＡＭおよびＥＥ
ＰＲＯＭ等）から形成されていてもよい。
【０００９】また、従来、入出力ブロック４０８−４１
４は、ＦＰＧＡ４００の内部埋込コンポーネントおよび
外部装置間を直接接続するものである。これら入出力ブ
ロック４０８−４１４はハード配線されたもの、および
/またはコンフィギュレーションメモリ４０６に格納さ
れたユーザ指示によるコンフィギュレーションに基づい
て構成され、ルーチングされるものでもよい。
【００１０】コンフィギュレーションメモリ４０６は、
ＦＰＧＡ４００の利用に先立ちローディングまたはプロ
グラミングされる。すなわち、ＦＰＧＡ４００が構成さ
れるまで、単一プログラミング装置以外の外部装置はＦ
ＰＧＡ４００の埋込素子（例えばコンフィギャラブル論
理ブロック４０４）と通信を行うことはできない。
【００１１】ルーチングネットワーク４０２は、コンフ
ィギュレーションメモリ４０６によってプログラム可能
に定義付けされ、ＦＰＧＡの内部論理ブロック間の信号
手順を決める。すなわち、ルーチングネットワーク４０
２は、ＦＰＧＡ４００の各種内部埋込コンポーネント間
の信号トラヒックを導くものである。このルーチングネ
ットワーク４０２は、箇所によっては直接接続、すなわ
ちハード配線されたものでも、および/またはユーザに
よって全てプログラム可能なものであってもよい。
【００１２】ＦＰＧＡ装置は、多くの場合、コンフィギ
ュレーションメモリ４０６に加えて埋込式ランタイムメ
モリ４５０を備える。この埋込式ランタイムメモリ４５
０はＦＰＧＡ４００のコンフィギュレーションが完了す
るまでアクセス可能となる。さらに、コンフィギュレー
ションメモリ４０６は、ＦＰＧＡ装置４００の動作中通
常再プログラミングされることはない。
【００１３】ＦＰＧＡ装置４００は通常以下のようにプ
ログラムされる。すなわち、適当なコンフィギュレーシ
ョンおよびルーチングソフトウェアアプリケーションを
用いてユーザの個別要求を入力し、通常「分割」、「配
置」および「ルート割当」と称される手順によってルー
チングの最良コンフィギュレーションを決定し、最終的
に該ユーザの個別要求を満たすようにＦＰＧＡ４００の
各素子を構成する。
【００１４】ＦＰＧＡの最近年の展開としてあるのがＦ
ＰＳＣであり、これはフィールドプログラマブル論理を
ＡＳＩＣと組み合わせたもの、あるいはマスクプログラ
ム論理を単一装置に組み込んだものである。ＦＰＳＣ
は、特定用途向け集積回路（ＡＳＩＣ）に本来備わって
いるスピード、設計密度および経済性を提供すると共
に、市場への速歩性、ＦＰＧＡに固有のフレキシビリテ
ィ、およびソフトウェア駆動コア使用に伴う設計労力の
節約を実現する。
【００１５】ＦＰＳＣ内の埋込コアとしては多くの形態
が考えられる。一般的にＦＰＳＣ内で利用可能な埋込コ
アはＡＳＩＣライブラリから選択されるが、オーダーメ
イドされた一つ以上の独占使用向けコア、あるいはユー
ザが供給する特殊な埋込コアを含むような特定顧客向け
のＦＰＳＣも開発可能である。
【００１６】
【発明が解決しようとする課題】従来装置においては、
特定用途向けブロック（ＡＳＢブロック）およびコンフ
ィギュレーションメモリの事前プログラミングがコンフ
ィギュレーション論理を通して実行されていた。しかし
ながら、従来のＦＰＧＡコンフィギュレーション論理
は、コンフィギュレーション後のＦＰＧＡコンポーネン
トによるアクセスまたは動作には利用できず、非能率的
で遅いインプリメンテーションとなってしまう。さら
に、図４に示すように、従来のＦＰＧＡ４００あるいは
ＦＰＳＣの機能は、該装置のコンフィギュレーションメ
モリ４０６にダイレクトアクセス手段を有するただ一つ
のマスタ装置（例えば、マイクロプロセッサ等）のみに
よってプログラムされるもので、動作中の再コンフィギ
ュレーションは不可能であった。
【００１７】このため、より能率的で速いインプリメン
テーションおよびより優れたアクセス手段を可能にする
よりフレキシブルなＦＰＧＡ装置への要求があった。
【００１８】
【課題を解決するための手段】本発明によれば、複数の
マスタおよび/またはスレーブ素子と、該複数のマスタ
およびスレーブ素子間の埋込式システムバスとを備える
フィールドプログラマブルゲートアレイが提供される。
該フィールドプログラマブルゲートアレイに対して外部
にある装置から該埋込式システムバスへのアクセス手段
は外部インタフェースによって提供される。
【００１９】また、本発明の他の様態によれば、フィー
ルドプログラマブルゲートアレイ内の複数のマスタおよ
び/またはスレーブ素子のいずれか一つに外部アクセス
する方法が提供される。該方法は、複数のマスタおよび
/またはスレーブ素子間に埋込式システムバスを供給す
る工程を含む。外部インタフェースは該システムバス上
に設けられる。外部インタフェースは、埋込式システム
バスと、フィールドプログラマブルゲートアレイに対し
て外部にある装置との間にアクセス手段を提供する。こ
の外部インタフェースは別のマスタ素子である。これに
より、ＦＰＧＡコンフィギュレーションの状態に左右さ
れることなく全てのアクセスが可能となる。
【００２０】
【発明の実施の形態】従来のフィールドプログラマブル
ゲートアレイ（ＦＰＧＡ）装置は、単一の内部（埋込）
素子、すなわちコンフィギュレーションメモリに対して
外部からのアクセス手段を提供するものである。すなわ
ち、従来のＦＰＧＡ装置は、外部装置およびコンフィギ
ュレーションメモリ以外の埋込素子間のデータ、アドレ
スおよび制御手段を提供する埋込式システムバスを備え
ていない。
【００２１】本開示の実施形態において、ＳＲＡＭ搭載
のＦＰＧＡは、論理、クロック、ルーチング、ＲＡＭお
よびシステムレベルブロックの階層アーキテクチャを備
えており、ＦＰＧＡおよびＡＳＩＣ設計におけるシーム
レスな併合を実現する。
【００２２】該ＦＰＧＡアーキテクチャは以下の四つの
基本要素からなる。すなわち、プログラマブル論理セル
（ＰＬＣ），プログラマブル入出力セル（ＰＩＯ）、埋
込ブロックＲＡＭ（ＥＢＲ）、そしてグローバルおよび
ローカル配線と相互接続されたシステムレベル機構から
なる。
【００２３】ＰＬＣアレイは共通インタフェースブロッ
クに取り囲まれ、該共通インタフェースブロックによっ
て近接ＰＣＬまたはシステムブロックへのおびただしい
インタフェース接続手段が提供される。各ＰＣＬは、例
えばＰＦＵ、ＳＬＩＣ、自ルーチングリソースおよびコ
ンフィギュレーションＲＡＭ等を備える。
【００２４】この場合、ＦＰＧＡ論理の大部分はＰＦＵ
内で実行されることになるが、デコーダ、ＰＡＬ様機
能、およびトライステートバッファリングをＳＬＩＣに
て行うこともできる。また、ＰＩＯは装置入出力を提供
するもので、信号登録、入力多重分離、アップリンク・
ダウンリンク機能、および二出力信号による他の機能を
実行するのにも利用できる。
【００２５】本発明は、複数の埋込マスタおよび/また
はスレーブ素子間の埋込式システムバスをＦＰＧＡ装置
内に組み込むと共に、外部プロセッサインタフェースを
提供して複数の埋込素子のいずれへのアクセスも可能に
するものである。すなわち、コンフィギュレーションメ
モリの状態に関わらず、これら素子へのアクセスが可能
となる。マスタ素子は埋込システムバスを制御するもの
であり、スレーブ素子は該バスを制御することができな
い。
【００２６】該埋込式マルチマスタ・マルチスレーブシ
ステムバスは、ＦＰＧＡ内の各種オンチップシステム素
子を互いに接続し、それらの効率、有用性およびスピー
ドを増す。該埋込式マルチマスタ・マルチスレーブシス
テムバスを用いると、従来のＦＰＧＡでは一つのマスタ
（例えばプロセッサ）だけがコンフィギュレーション中
コンフィギュレーションメモリをプログラムできたのに
対して、複数のマスタのいずれもが、コンフィギュレー
ション中あるいは通常動作中の如何を問わず、埋込スレ
ーブ素子、例えば埋込ブロックＲＡＭ（ＥＢＲ）をプロ
グラムすることができる。
【００２７】埋込式マルチマスタ・マルチスレーブシス
テムバスは、通常データ、アドレスおよび制御の信号群
であり、システム素子を互いに接続し、データフローの
基本プロトコルを供給する。すなわち、該埋込式マルチ
マスタ・マルチスレーブシステムバスは、ＦＰＧＡ装置
の制御、コンフィギュレーションおよびステータス確定
を考慮したものである。該埋込式マルチマスタ・マルチ
スレーブシステムバスは、各種埋込システムコンポーネ
ント間の通信を可能すべく、何時でも調停アクセスに有
効な専用機能とするのが好ましい。
【００２８】図１は本発明に係わるマルチマスタ・マル
チスレーブフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）を示し、図２は該マルチマスタ・マルチスレー
ブＦＰＧＡの詳細図である。
【００２９】特に、図１および図２は、埋込素子（例え
ば、ＦＰＧＡコンフィギュレーションコントローラ１２
０、ユーザマスタ・スレーブ論理インタフェース１３０
および/またはＦＰＳＣマスタ/スレーブインタフェース
１４０等）に対して外部ダイレクトアクセスを可能にす
る埋込式マルチマスタ・マルチスレーブシステムバス１
７０を示す。さらに、重要なことは、外部マイクロプロ
セッサインタフェース（ＭＰＩ）１５０が、該埋込式マ
ルチマスタ・マルチスレーブシステムバス１７０と一つ
以上の外部プロセッサとの間に供給されていることであ
る。
【００３０】該オンチップ埋込式マルチマスタ・マルチ
スレーブシステムバス１７０は、例えば、１ビットパリ
ティ付き８ビットシステムバスであり、ＭＰＩ１５０、
コンフィギュレーション論理１２０、ＦＰＧＡ制御２０
２、ステータスレジスタ２０４、埋込ブロックＲＡＭ１
７２および/またはユーザ定義論理１２８間の通信を促
進する。もちろん、該マルチマスタ・マルチスレーブシ
ステムバス１７０が異なる幅のもの、例えば１６ビット
や３２ビット幅のものでもよい。ここに開示された埋込
式マルチマスタ・マルチスレーブシステムバスは、ＡＭ
ＢＡ規格、Ｒｅｖ. ２.０ＡＨＢプロトコルを採用する
が、もちろん他のバスプロトコルでも可能であり、それ
らは本発明の範囲内で想到されるものである。
【００３１】バスクロックは、ＭＰＩクロック、（スレ
ーブコンフィギュレーションモード用の）コンフィギュ
レーションクロック、内部発振器、ルーチングからのユ
ーザクロック、ＦＰＳＣ ＡＳＢクロック、または（例
えば、ＪＴＡＧコンフィギュレーションモード用の）ポ
ートクロックのいずれをソースとして発生されるもので
もよい。
【００３２】埋込システムバス制御レジスタ２０４およ
びバスコントローラ２０２はＦＰＧＡ装置１００に対す
る制御を行う。例えば、再プログラミング、リセット機
能およびＰＬＬプログラミングを制御する。ステータス
レジスタは、例えばＩＮＩＴ、ＤＯＮＥ、およびシステ
ムバスエラーを監視する。
【００３３】また、割込コントローラをバスコントロー
ラ２０２に組み込んで、例えば八つまで実行可能な割込
リソースを供給するようにしてもよい。
【００３４】ＭＰＩ１５０は、例えば、一外部マイクロ
プロセッサインタフェース１６０と、複数の埋込マスタ
素子のいずれかとの間でダイレクトアクセスを可能にす
る。ＭＰＩ１５０は、埋込システムバス１７０および埋
込スレーブ素子、例えば、ＥＢＲ１７２、バスレジスタ
２０４およびユーザスレーブ論理１３０等と共に、シス
テムレベルの機能を提供する。また、ＭＰＩ１５０は、
ＦＰＧＡ装置１００および外部プロセッサ（例えば、マ
イクロプロセッサ、マイクロコントローラ、ディジタル
信号プロセッサ（ＤＳＰ）等）間に接着のないインタフ
ェースを提供する。該ＭＰＩ１５０は、ＦＰＧＡ制御や
ＦＰＧＡステータスの監視のためだけでなく、コンフィ
ギュレーション、プログラミングおよび読取にも使用可
能である。ＭＰＩ処理には、例えば、６６ＭＨｚ実行レ
ベルで動作するような埋込システムバス１７０を利用す
る。
【００３５】ＭＰＩ１５０は、該埋込システムバス１７
０によるコンフィギュレーションに続くＦＰＧＡのユー
ザ定義論理１２８に対してシステムレベルのマイクロプ
ロセッサインタフェースを提供する。該システムレベル
のマイクロプロセッサインタフェースは、埋込ブロック
ＲＡＭ１７２および汎用ユーザ論理１２８へのアクセス
を含む。ＭＰＩ１５０は、データＦＩＦＯを備えること
により、該インタフェースを介した短く不規則なデータ
の伝送を可能にするよう、バーストデータ読み書き転送
手段をサポートしているのが好ましい。
【００３６】埋込システムバス１７０上の埋込素子はマ
スタまたはスレーブ装置として考えることができ、マス
タは該埋込システムバス上のトラヒックの制御に従事
し、スレーブはマスタからの要求に応じる。所定の実施
形態では、コンフィギュレーションコントローラ１２０
が、埋込システムバス１７０へのアクセス調停において
他のマスタ素子に対して最優先されるマスタ装置として
指定される。
【００３７】埋込システムバス上の（ＭＰＩ１５０を除
く）埋込マスタ素子の例として、例えば、ユーザ定義の
埋込ＦＰＧＡマスタ論理１２８に対するユーザ論理イン
タフェース、ＦＰＧＡコンフィギュレーション論理１２
４に対するコンフィギュレーションインタフェース１２
６、および/またはＦＰＳＣ埋込式ＡＳＩＣコア（ＡＳ
Ｂ）１４０へのアクセス手段をオプションとして提供す
るＦＰＳＣインタフェース１４２等が備えられる。
【００３８】また、スレーブ素子の例として、ＦＰＳＣ
埋込式ＡＳＩＣコア（ＡＳＢ）１４０、ＥＢＲブロック
１７２、システムステータスおよび制御レジスタ２０
４、および/またはユーザ定義のＦＰＧＡスレーブ論理
１２８等が備えられる。また、埋込システムバス１７０
は、マスタおよびプロセス割込間の調停を行うバスコン
トローラ２０２も備える。
【００３９】実際のインプリメンテーションにおいて
は、埋込システムバス１７０が真正な双方向性バスであ
っても、あるいは、類似方法にて機能し、一外部プロセ
ッサからＦＰＧＡの一埋込素子へのダイレクトアクセス
を可能にするような単なる一組みのポイントツーポイン
ト相互接続であってもよい。
【００４０】全ての要求元埋込マスタ素子の内でコンフ
ィギュレーションコントローラ１２０に最高位の優先順
位が与えられるとするならば、調停ユニット１８３が埋
込システムバス１７０の使用に適した調停を実行する。
【００４１】該調停ユニット１８３は複数のマスタ１５
０、１２０、１３０および１４０の各々から適宜メモリ
要求信号を受信し、埋込システムバス１７０の制御を勝
ち取ったマスタのアドレス、データおよび制御信号を選
択する。この勝利マスタは、埋込システムバス１７０の
制御を要求して該要求が認められたマスタである。マス
タ１５０、１２０、１３０および１４０の内二つ以上が
同時に埋込システムバス１７０にアクセス要求をする場
合には、調停ユニット１８３が適切な規定規則（例え
ば、ラウンドロビン（順繰り）方式）に基づいて勝利マ
スタを決定する。そして、調停ユニット１８３による調
停処理の終了時、肯定応答信号を通して勝利マスタにそ
のバス所有権を通知する。
【００４２】埋込システムバス１７０上の（コンフィギ
ュレーションコントローラ１２０以外の）各マスタは、
ユーザ定義の順位を優先するように構成できるものが好
ましい。これらユーザ定義の優先順位は（デフォルトに
よって）同等のものであっても、優先度が異なるもので
あってもよい。優先順位が等しいマスタ素子間では、調
停ユニット１８３がこれら優先順位の等しいマスタ素子
の中でマスタラウンドロビン調停を実行する。優先順位
の異なるマスタ素子間では、調停ユニット１８３がこれ
ら要求元のマスタの内から優先順位の高いマスタ装置に
対して第１位を与える。そして、調停ユニット１８３が
次のバスアクセスを受信するまで、マスタ要求をした最
後のマスタ素子がデフォルトマスタとなる（すなわち、
埋込システムバスの所有権を保持する）。
【００４３】マスタ素子間で構成可能な優先順位は、例
えば、ＦＰＧＡ１００のコンフィギュレーション後に設
定される。ＦＰＧＡのコンフィギュレーション前、ある
いはそのコンフィギュレーション中は、コンフィギュレ
ーションコントローラ１２０が埋込システムバス１７０
を捕らえ、残りのマスタ装置の優先順位はそれより低く
なる。この時点で、残りのマスタ装置にも同等の優先順
位を与えてもよいが、コンフィギュレーション前または
コンフィギュレーション中はコンフィギュレーションコ
ントローラ１２０だけに埋込システムバス１７０の制御
権が与えられて残りのマスタ装置には埋込システムバス
１７０へのアクセスが許可されないものなので、同等の
優先順位を与えるてもさほど意味はない。
【００４４】フィールドプログラマブルシステムチップ
（ＦＰＳＣ）に対して、該埋込システムバス１７０を一
つ以上の特定用途向けブロック（ＡＳＢ）コア１４０に
も接続するよう拡張してもよい。そうすることで、該Ａ
ＳＢブロック１４０が該プログラマブルアレイの他のシ
ステム素子にアクセスできると共に、その逆も可能とな
る。
【００４５】外部的にアクセス可能な埋込式システムバ
ス１７０は、コンフィギュレーションデータ、ＡＳＢオ
プションおよびＥＢＲコンテンツをローディングする能
力と共に、ＦＰＧＡ装置１００のコンフィギュレーショ
ン、制御およびステータスを外部プロセッサからＭＰＩ
１５０経由で、あるいはＦＰＧＡコンフィギュレーショ
ン前後にＡＳＢ１４０によって獲得可能にする。さら
に、その埋込システムバス１７０を用い、コンフィギュ
レーション後の（外部装置またはＭＰＩ１５０経由の装
置を含む）マスタ素子が埋込スレーブ素子にアクセスで
きるようにしてもよい。
【００４６】ＥＢＲは、例えば、ＦＰＧＡコアに埋め込
まれた４ポートＲＡＭブロック等のマルチポートＲＡＭ
で、メモリ量を増大させて分布ＰＦＵメモリを補充する
ようにしてもよい。本開示の実施形態では、５１２ｘ１
８の４ポートＲＡＭブロックが実装されている。
【００４７】４ポート埋込式ブロックＲＡＭ（ＥＢＲ）
１７２は、例えば、２ワイヤポート、２リードポート、
および２バイトレーンイネーブル信号を備え４つのポー
ト動作を提供するものでもよい。
【００４８】この場合、既存の分布ＰＦＵメモリを補充
すべく、４ポートＲＡＭの多数ブロック、例えば５１２
ｘ１８のＲＡＭブロックがＦＰＧＡに実装される。ＲＡ
Ｍ１７２は少なくとも４つのポートを備え、ＲＡＭ、Ｒ
ＯＭ、ＦＩＦＯ、乗算器および/またはＣＡＭとして構
成可能にするのが好ましい。
【００４９】また、高速埋込システムバスへの直接接続
と共に、２ワイヤポート間にもオプションで調停を設け
るようにしてもよい。
【００５０】また、ＥＢＲ１７２に伴い追加論理を備え
させ、例えば、ＦＩＦＯ、定数ＭＰＹ、あるいは２変数
乗算器の機能を形成するフレキシビリティを与えるよう
にしてもよい。さらに、ＥＢＲ１７２はユーザ構成可能
であって、例えば、５１２ｋ、２５６ｋ、１ｋ等の奥行
きを備えると共に、非同期または同期モードに対してプ
ログラム可能であって、プログラマブルステータスおよ
びエラーフラッグを備えるのが好ましい。さらにまた、
装置コンフィギュレーション時にＥＢＲ１７２をプリロ
ーディングするようにしてもよい。
【００５１】コンフィギュレーション論理１２０は、バ
スオプションおよびビットストリームチェックと共に、
コンフィギュレーションメモリ１２０、埋込ブロックＲ
ＡＭ１７２およびＦＰＳＣメモリ１４４の初期化を考慮
したものである。
【００５２】ＦＰＧＡ１００の機能は内部（すなわち埋
込）コンフィギュレーションメモリ１２０によって決定
される。コンフィギュレーションメモリ１２０は、複数
のコンフィギュレーションモードの一つを用いてローデ
ィングできる。例えば、ＦＰＧＡ１００が内部初期化お
よびコンフィギュレーション回路を備え、電源投入時、
またはシステム制御下でコンフィギュレーションデータ
をローディングする。ＦＰＧＡコンフィギュレーション
データは、電源切断時に例えばＥＥＰＲＯＭ、あるいは
他のタイプの記憶媒体に外在させることができる。
【００５３】本開示の実施形態では、ＦＰＧＡ論理１２
８の埋込ＦＰＳＣブロック１４０および埋込マルチマス
タ３２ビットシステムバス１７０間にリンクが設けられ
る。埋込システムバス１７０は、埋込ブロックＲＡＭ１
７２およびマイクロプロセッサインタフェース１５０を
含む多数のＦＰＧＡ論理機能に対するコアのアクセスを
可能にする。
【００５４】クロック信号の突起部はＦＰＧＡ-埋込コ
ア間の境界を横断するもので、ＦＰＧＡおよび埋込コア
間での高速、低スキューのクロッキングを考慮してい
る。ここで、埋込コアに対して特定信号（例えばDONEお
よびグローバルＳＥＴ/ＲＥＳＥＴ）を利用可能にし、
該埋込コアとＦＰＧＡとを一システムとして完全に一体
化できるようにしてもよい。
【００５５】多数の埋込コアコンフィギュレーション
は、装置を再構成するだけでコア機能を変更する機能だ
けでなく、ユーザプログラム可能な制御機能も備えた単
一装置の状態に設計して該単一装置上に該コンフィギュ
レーションを実装してもよい。
【００５６】ＦＰＧＡ装置１００はプログラマブル入出
力パッド（ＰＩＯ）を備える。これらプログラマブル入
出力パッドは、例えば、共通インタフェースブロックを
介してＦＰＧＡ論理アレイ１２８にインタフェース接続
される。各共通インタフェースブロックは、一ＰＩＯブ
ロック、例えば四つのプログラマブル入出力パッドにイ
ンタフェース接続する。
【００５７】また、ＰＩＯを二組の入出力パッドに分離
させ、各組が独立クロックイネーブル、ローカルセット
・リセット、およびグローバルセット・リセット機能を
備えるようにしてもよい。
【００５８】また、入力側で各ＰＩＯにプログラマブル
ラッチ/フリップフロップを持たせ、いずれのパッドか
らのデータも敏速にラッチアップできるようにしてもよ
い。各ＰＩＯの出力側では、ＰＬＣアレイからの出力を
各出力フリップフロップにルーチングし、各入出力を論
理に関連づけることもできる。
【００５９】このように、マルチマスタ埋込システムバ
スを用いることにより、来るべきアーキテクチャの拡張
を考慮した専用機構を提供する。さらに、ＲＡＭセルに
代えてセットアップレジスタを実装し、各種マスタブロ
ック（すなわち、知的財産（ＩＰ）ブロック）へのシス
テムバスアクセスを制御する。さらにまた、通常動作
中、セットアップレジスタに対して、セットアップレジ
スタのレジスタ値を変更してもよい。さらにまた、内部
マルチマスタシステムバスを用いることにより、多量の
データが埋込マスタおよびスレーブ素子間、例えば、Ａ
ＳＢブロックと他の埋込システム素子または外部（すな
わちオフチップ）システム素子との間で転送可能とな
る。マルチマスタ・マルチスレーブ埋込式システムバス
経由のコンフィギュレーションは、バス上で実行される
他の動作、例えばホストプロセッサや埋込コア等の動作
に類似させることによりコンフィギュレーションを簡単
にする。そして、このように構成されたマルチマスタ・
マルチスレーブシステムバスは、外部マイクロプロセッ
サ（ＭＰＩ）インタフェース１５０からＦＰＧＡコアへ
のＦＰＧＡコンフィギュレーションパスを提供する。外
部装置およびＦＰＧＡ装置１００の埋込マスタ・スレー
ブ素子間のこのダイレクトアドレッシング性能はコンフ
ィギュレーションに最大限のフレキシビリティを提供す
る。
【００６０】従来の埋込ＦＰＳＣ装置は、ＦＰＧＡと同
様のフォーマットを用い、ＦＰＧＡコンフィギュレーシ
ョンメモリビットを通して構成（あるいはプログラム）
されていた。しかしながら、従来のビットストリームフ
ォーマットはＥＢＲ初期化をサポートしておらず、ＦＰ
ＳＣのメモリ初期化に対してフレキシビリティがなかっ
た。また、旧来技術では、ＦＰＧＡコンフィギュレーシ
ョンおよび部分コンフィギュレーションに対してもフレ
キシビリティがあまりない。
【００６１】しかしながら、本発明に係わる外部アクセ
ス可能な埋込システムバス１７０を用いることにより、
いずれのコンフィギャラブルメモリ、例えばコンフィギ
ュレーションＲＡＭ、ＥＢＲおよびＦＰＳＣメモリ等
が、所望の順序かつ所望のフォーマットあるいは各メモ
リ素子が前提とするフォーマットで個々プログラム可能
となる。ここで、各メモリ素子は、他のメモリ素子と異
なるプロトコルを用いてプログラムされるのが好まし
い。
【００６２】個別プログラミング性を実現するため、本
開示のＦＰＧＡ装置１００は、ＦＰＧＡ論理１２８、埋
込ＲＡＭブロック１７２および/またはフィールドプロ
グラマブルシステムチップ（ＦＰＳＣ）１４０に対する
フレキシブルなコンフィギュレーションをサポートでき
る新規のビットストリームフォーマットを提供する。本
発明によれば、これらフォーマットタイプを任意の順序
で混ぜ合わせることができる。ビットストリームフォー
マットの秩序化はユーザによって選択可能である。
【００６３】本発明に係わるコンフィギュレーションあ
るいはプログラミングビットストリームフォーマット
は、ユーザがＦＰＧＡ論理の構成、埋込ＲＡＭブロック
の初期化および/または埋込ＦＰＳＣメモリの構成を行
う際にフレキシビリティを与える。
【００６４】従来のＦＰＧＡ装置では、自動インクリメ
ントモードと明示モード二種類の内の一モードで、ＦＰ
ＧＡ装置へのコンフィギュレーションビットストリーム
のローディングが可能であった。自動インクリメントモ
ードでは、アドレスフレームがないので、ビットストリ
ームは順次異なるアドレスにデータフレームを送出す
る。明示メードでは、アドレスフレームまたは一群のア
ドレスフレームがビットストリームの各データフレーム
に追従する。このアドレスフレームまたはアドレスフレ
ーム群はそのデータのアドレスを指定するものである。
そして、これらモードの混合は不可能であった。
【００６５】いずれにせよ、従来のビットストリーム
は、外部装置からアクセス可能なコンフィギュレーショ
ンメモリにのみ送られるものであった。すなわち、多数
の埋込スレーブ素子に対しての直接的な備えはなく、ま
してや、同一ＦＰＧＡ装置に埋め込まれた個々の素子に
対する異なるプログラミングプロトコルに備えたもので
あるはずもない。
【００６６】本発明によれば、複数の埋込スレーブ素子
の各素子は、一ビットストリームフォーマットを用い、
外部装置からコンフィギュレーションコントローラ１２
０を介して直接プログラム可能となる。
【００６７】特に、本発明の他の様態によれば、コンフ
ィギュレーションビットストリームに多数（例えば三つ
の）異なるタイプのビットストリームフォーマットを含
めることができる。ここでは、フォーマットそれぞれが
各埋込スレーブ素子あるいはコンフィギュレーションメ
モリに個別対応するものとなっている。これは、顧客に
よって供給され、装置の他の埋込素子が従う特定コンフ
ィギュレーションプロトコルに従うかどうかわからない
埋込素子を利用する装置に都合がよい。
【００６８】ここで、例えば、あるタイプのビットスト
リームが汎用ＦＰＧＡコンフィギュレーションメモリの
構成に適し、他のタイプが埋込ブロックＲＡＭの初期化
に適し、さらに他のタイプのビットストリームが埋込Ｆ
ＰＳＣコアメモリ素子の初期化に適したものとされる。
【００６９】本発明によれば、任意の順序、あるいは該
ＦＰＧＡ装置のユーザ所望の順序で個々のメモリ素子を
プログラムできる。このように、コンフィギュレーショ
ンビットストリームは、ＦＰＧＡ部、ＲＡＭ部および/
またはＦＰＳＣ部を任意の順序で保持することができ
る。さらに、メモリ素子によっては複数のビットストリ
ームで構成、またはプログラミングし、他を単一ビット
ストリームで構成してもよい。
【００７０】個別タイプのビットストリームは該ビット
ストリームにおいて特定される（すなわち、ある個別ビ
ットストリームがどの埋込素子に向けられたものなのか
を特定する）のが好ましい。所定実施形態においては、
各タイプのメモリ素子用ポストアンブルとして必須ヘッ
ダを利用する。
【００７１】図３は本発明に係わるビットストリーム例
を示す。特に、図３に示すように、コンフィギュレーシ
ョンコントローラ１２０を介して埋込システムバス１７
０に入力され、任意の、あるいは全てのスレーブ素子お
よびコンフィギュレーションメモリを構成させる例示ビ
ットストリーム３００は、プリアンブル３０２、ＩＤフ
レーム３０４、ヘッダ３０６、アドレスフレーム３０
８、データフレーム３１０およびポストアンブル３１２
を有する。
【００７２】プリアンブル３０２は３２ビットまたは２
４ビットカウントを確認する。ＩＤフレームは、埋込シ
ステムバス１７０に入力される個別ビットストリームが
ＦＰＧＡ装置１００の素子タイプとして正しいかを判断
する。
【００７３】ヘッダ３０６はビットストリームフォーマ
ットタイプ（すなわち、ＦＰＧＡ、ＦＰＳＣあるいはＲ
ＡＭか）を特定する。
【００７４】アドレスフレーム３０８は含まれるデータ
の開始アドレスおよびデータフレームの長さを特定す
る。本実施形態の例では、アドレスフレーム３０８は
「００」から始まる。
【００７５】データフレーム３１０は、ＦＰＧＡ装置１
００の個別埋込マスタ素子に関連するコンフィギュレー
ションデータを含む。本実施形態の例では、データフレ
ーム３１０は「０１」から始まる。
【００７６】ポストアンブル３１２は、どんなコンフィ
ギュレーションデータが次のビットストリームに来るか
を特定する。例えば、追加のコンフィギュレーションデ
ータを含む他のビットストリームがあるか、あるいはコ
ンフィギュレーションデータの入力が完了したかどうか
を特定する。本実施形態の例では、「０」から始まるポ
ストアンブル３１２は追加のデータが後続のビットスト
リームで送られてくることを示し、「００」から始まる
ポストアンブルはコンフィギュレーションデータの入力
が完了したことを示す。
【００７７】本開示の実施形態では、三つの典型的なメ
モリタイプが本発明に係わるマルチスレーブビットスト
リームフォーマットを用いて構成される。具体的に、こ
れら三つのタイプのメモリとは、「汎用」ＦＰＧＡコン
フィギュレーションメモリ、埋込ブロックＲＡＭおよび
ＦＰＳＣメモリのことである。
【００７８】埋込ＦＰＧＡ論理を埋込マルチマスタ・マ
ルチスレーブＦＰＧＡにおいて構成またはプログラムす
る際、ビットストリーム３００のヘッダ３０６は、該ビ
ットストリームを汎用ＦＰＧＡ論理に向けられたものと
して特定する独自ヘッダを含めてローディングされる。
所定実施形態では、ＦＰＧＡ論理に対するアドレスフレ
ームをデータフレームに先立ち送出し、自動インクリメ
ントモードおよび明示モードの実行および混合を可能に
するのが好ましい。
【００７９】二つ以上のデータフレームが一つのアドレ
スフレームに続く場合には、それらデータフレームは一
アドレスフレーム内の後続アドレスにそれぞれ送出され
る。該アドレスフレームをＦＰＧＡ論理を構成する際の
オプションとすることができる。例えば、自動インクリ
メントモードを利用してＦＰＧＡ論理にコンフィギュレ
ーションデータをローディングできる。
【００８０】埋込マルチマスタＦＰＧＡのＲＡＭを初期
化する場合、ビットストリーム３００のヘッダ３０６
は、該ビットストリームを埋込ブロックＲＡＭに向けら
れたものとして特定する独自ヘッダを含めてローディン
グされる。
【００８１】所定実施形態においては、多数の固定サイ
ズの埋込ＲＡＭブロックが備えられる。ＦＰＧＡ１００
の各ＲＡＭブロックにはメモリマップ内で所定の記憶場
所が与えられる。
【００８２】マルチマスタビットストリームのコンフィ
ギュレーションアドレスフレームにデータフレーム長を
示すデータを含めてもよい。このように、ＲＡＭブロッ
クのサイズは固定でも可変でもよい。
【００８３】各データフレームは、個別ブロックまたは
ＲＡＭ用の全てのビットを含んでいるのが好ましい。ま
た、アドレスフレームが必要でなく、そのためビットス
トリームのデータフレームが順次自動的に同一サイズの
ＲＡＭブロックに書き込まれるような場合には、自動イ
ンクリメントモードが実行可能となる。
【００８４】さらに、アドレスフレームを各データフレ
ームまたは一群のデータフレームに先だって使用するこ
とにより、多数の埋込ＲＡＭブロックの初期化を無作為
に秩序化できるようにする。
【００８５】ＦＰＳＣメモリを初期するために、マルチ
マスタビットストリームは独自ヘッダ、アドレスフレー
ム、データフレームおよびポストアンブルを有する。
【００８６】ＦＰＳＣを初期する際、アドレスフレーム
は、例えば、後続のデータ長と共に該データ用の先頭ア
ドレスも含む。これにより、ＦＰＧＡ装置１００に埋め
込まれた各種記憶場所間でデータフレームの長さに変化
を付け、異なるＦＰＳＣあるいは異なるアドレスの偏差
を考慮に入れることができる。
【００８７】ＦＰＳＣメモリを初期化する際、先頭アド
レスフレームは最初のデータフレームより前に送出され
なければならない。一アドレスフレームは同一長さのデ
ータフレーム群に用いることができる。データフレーム
が異なる長さのものに使用される場合、新しい長さを特
定すべく新しいアドレスフレームが送出される。このよ
うに、マルチスレーブビットストリームは様々な長さの
データを使用するコンフィギュレーションを考慮したも
のである。
【００８８】
【発明の効果】本発明に係わるマルチスレーブビットス
トリームフォーマットは、埋込メモリ素子のコンフィギ
ュレーションおよび/または部分再コンフィギュレーシ
ョンにおけるフレキシビリティを拡充し、処理速度を増
し、集積回路サイズを削減し、ＦＰＧＡ設計のフレキシ
ビリティを増し、デザイナーによる集積化を容易にする
市場速歩性のあるエンドユーザプロダクトを提供する。
【００８９】また、本発明に係わるマルチスレーブビッ
トストリームフォーマットの使用は、ＦＰＧＡ内には閉
鎖システム素子群が埋め込まれるだろうとの観測にもか
かわらず、オープンシステムを考慮したものである。
【００９０】以上、本発明を好適実施形態に関して説明
したが、本発明の範囲を逸脱することなく、ここに開示
した本発明の実施形態に対して当業者による各種変更が
可能なことは言うまでもない。
【図面の簡単な説明】
【図１】本発明に係わるフィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）を示す。
【図２】本発明に係わるマルチマスタＦＰＧＡの詳細図
である。
【図３】本発明に係わるビットストリームの例を示す。
【図４】従来のフィールドプログラマブルゲートアレイ
（ＦＰＧＡ）を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー ケヴィン ブリットン アメリカ合衆国 18069 ペンシルヴァニ ア，オレフィールド，ヴィスタ テラス 6219 (72)発明者 ゼン チェン アメリカ合衆国 18062 ペンシルヴァニ ア，マッカンジー，タボネット ドライヴ 2248 (72)発明者 ジェームス フレデリック ホフ アメリカ合衆国 18018 ペンシルヴァニ ア，ベスレヘム，ペンシルヴァニア アヴ ェニュー 902 (72)発明者 ラヴィクマー ケー．チャラス アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，サウス ジェファーソ ン ストリート 704，アパートメント ナンバー４ (72)発明者 コート デー．ランセンダーファー アメリカ合衆国 18032 ペンシルヴァニ ア，ノース カタソークア，セヴンス ス トリート 1064 (72)発明者 ドン マッカーレイ アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，パインハースト コー ト 1931−イー (72)発明者 リチャード ジョージ スタビー アメリカ合衆国 18066 ペンシルヴァニ ア，ニュー トリポリ，ワーデン ロード 6476 (72)発明者 ユー−ユアン ディヴィッド ヤン アメリカ合衆国 ペンシルヴァニア，マッ カンジー，ダンフィールド ウエイ 2342 Ｆターム(参考） 5B061 BB01 BC02 FF01 5F038 DF17 EZ20 5F064 AA08 FF04 FF36 FF52 5J042 AA10 BA01 BA04 CA20 DA01 DA03 DA04

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 複数のマスタ・スレーブ素子と、 前記複数のマスタ・スレーブ素子間の埋込システムバス
    トと、 フィールドプログラマブルゲートアレイに対して外部に
    ある装置から前記埋込システムバスに外部アクセスを提
    供する外部コンフィギュレーションインタフェースとを
    備えることを特徴とするフィールドプログラマブルゲー
    トアレイ。
  2. 【請求項２】 前記複数のマスタ・スレーブ素子が少な
    くとも一つのマスタ素子と少なくとも一つのスレーブ素
    子を有することを特徴とする請求項１記載のフィールド
    プログラマブルゲートアレイ。
  3. 【請求項３】 前記外部コンフィギュレーションインタ
    フェースは、前記複数のマスタ・スレーブ素子のいずれ
    にアクセスするよりも前記埋込システムバスにアクセス
    する方に高い優先順位を有することを特徴とする請求項
    １記載のフィールドプログラマブルゲートアレイ。
  4. 【請求項４】 前記複数のマスタ・スレーブ素子各々の
    優先順位は前記フィールドプログラマブルゲートアレイ
    のユーザによってプログラミング可能であることを特徴
    とする請求項１記載のフィールドプログラマブルゲート
    アレイ。
  5. 【請求項５】 前記複数のマスタ・スレーブ素子および
    前記外部インタフェース間で前記埋込システムバスへの
    アクセスについて調停を行う調停ユニットをさらに備え
    ることを特徴とする請求項１記載のフィールドプログラ
    マブルゲートアレイ。
  6. 【請求項６】 前記複数のマスタ・スレーブ素子の内少
    なくとも一つがＦＰＳＣ−ＡＳＢインタフェースである
    ことを特徴とする請求項１記載のフィールドプログラマ
    ブルゲートアレイ。
  7. 【請求項７】 前記複数のマスタ・スレーブ素子の内少
    なくとも一つがＦＰＧＡコンフィギュレーションコント
    ローラであることを特徴とする請求項１記載のフィール
    ドプログラマブルゲートアレイ。
  8. 【請求項８】 前記複数のマスタ・スレーブ素子の内少
    なくとも一つがＲＡＭであることを特徴とする請求項１
    記載のフィールドプログラマブルゲートアレイ。
  9. 【請求項９】 前記ＲＡＭが少なくとも四つのポートを
    有し、その内読取ポートおよび書込ポートを用いて前記
    埋込システムバスへの接続を行うと共に、前記少なくと
    も四つのポートの残りでプログラマブルルーチングへの
    接続を行うことを特徴とする請求項８記載のフィールド
    プログラマブルゲートアレイ。
  10. 【請求項１０】 前記ＲＡＭは、 ＲＯＭ、 ＦＩＦＯ、 乗算器、およびＣＡＭの内、少なくとも一つとして構成
    可能であることを特徴とする請求項８記載のフィールド
    プログラマブルゲートアレイ。
  11. 【請求項１１】 複数のマスタおよびスレーブ素子間に
    埋込システムバスを供給するステップと、 前記システムバス上に他のマスタ素子として外部コンフ
    ィギュレーションインタフェースを供給し、前記埋込シ
    ステムバスと、フィールドプログラマブルゲートアレイ
    に対して外部にある装置との間のアクセスを提供するス
    テップとからなることを特徴とするフィールドプログラ
    マブルゲートアレイの複数のスレーブ素子のいずれか一
    つに対して外部アクセスを提供する方法。
  12. 【請求項１２】 前記複数のマスタ・スレーブ素子およ
    び前記他のマスタ素子間で前記埋込システムバスに対す
    るアクセスを調停するステップをさらに備えることを特
    徴とする請求項１１記載の方法。
  13. 【請求項１３】 複数のマスタ・スレーブ素子間に埋込
    システムバスを供給する手段と、 前記システムバス上に他のマスタ素子として外部コンフ
    ィギュレーションインタフェースを供給し、前記埋込シ
    ステムバスと、フィールドプログラマブルゲートアレイ
    に対して外部にある装置との間のアクセスを提供する手
    段とからなることを特徴とするフィールドプログラマブ
    ルゲートアレイの複数のマスタ・スレーブ素子のいずれ
    か一つに対して外部アクセスを提供する装置。
  14. 【請求項１４】 前記複数のマスタ・スレーブ素子およ
    び前記他のマスタ素子間で前記埋込システムバスに対す
    るアクセスを調停する手段をさらに備えることを特徴と
    する請求項１３記載の装置。
  15. 【請求項１５】 コンフィギャラブルブロック・ランダ
    ムアクセスメモリを備えるフィールプログラマブルドゲ
    ートアレイであって、該コンフィギャラブルブロック・
    ランダムアクセスメモリが、 ４ポートランダムアクセスメモリ、 システムバスランダムアクセスメモリ、 先入先出（ＦＩＦＯ）バッファ、 定数乗算器、 ８ビットｘ８ビット乗算器、および一定アドレス指定可
    能メモリの内一つのコンフィギュレーションにユーザに
    よって構成されることを特徴とするフィールプログラマ
    ブルドゲートアレイ。
  16. 【請求項１６】 複数のマスタ素子と、 一つ以上のスレーブ素子と、 前記複数のマスタ素子および前記一つ以上のスレーブ素
    子間の埋込システムバスとを備え、 フィールドプログラマブルゲートアレイのプログラミン
    グに用いられるコンフィギュレーションメモリの状態に
    かかわらず、前記複数のマスタ素子のいずれもが前記一
    つ以上のスレーブ素子にアクセスできることを特徴とす
    るフィールドプログラマブルゲートアレイ。
  17. 【請求項１７】 前記フィールドプログラマブルゲート
    アレイに対して外部にある装置から前記埋込システムバ
    スに外部アクセスを提供する外部コンフィギュレーショ
    ンインタフェースをさらに備えることを特徴とする請求
    項１６記載のフィールドプログラマブルゲートアレイ。
  18. 【請求項１８】 前記外部コンフィギュレーションイン
    タフェースは、前記複数のマスタ素子のいずれかにアク
    セスするよりも前記埋込システムバスにアクセスする方
    に高い優先順位を有することを特徴とする請求項１７記
    載のフィールドプログラマブルゲートアレイ。
  19. 【請求項１９】 前記複数のマスタ素子各々の優先順位
    は前記フィールドプログラマブルゲートアレイのユーザ
    によってプログラミング可能であることを特徴とする請
    求項１６記載のフィールドプログラマブルゲートアレ
    イ。
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