JP2002531891A

JP2002531891A - 集積回路デバイスで機能ブロックを集積化するための並行シリアルインタコネクト

Info

Publication number: JP2002531891A
Application number: JP2000585775A
Authority: JP
Inventors: ポール、エス．レビー; ジェドソン、アラン、レーマン
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1998-11-30
Filing date: 1999-11-29
Publication date: 2002-09-24
Also published as: EP1141845B1; US6317804B1; WO2000033201A1; EP1141845A1; DE69936225T2; DE69936225D1

Abstract

(57)【要約】集積回路デバイス中の機能ブロック間で別個のシリアルコマンド信号、シリアルデータ信号およびシリアルクロック信号を経路設定することができる並行シリアルインタコネクト（１２）を介して、集積回路デバイス（１０）内の多数の機能ブロック（２２、２４、２６、７８）のインタフェースをとる回路構成および方法。並行シリアルインタコネクト（１２）は、２以上のシリアルポート間に１つまたは複数の論理通信チャネルを定義するように、インタフェースコントローラ（１４）で互いに選択的に結合された複数のシリアルポート（４０、４２、４４、４６、４８）を利用する。各シリアルポートは、機能ブロック内のポートインタフェース（３０、３２、３４、３６、３８）とポイント・ツー・ポイント相互接続を介して結合される。さらに、並行シリアルインタコネクト（１２）は、各機能ブロックをシリアルインタコネクトの複数のシリアルポートの１つと関連付けて、機能ブロックの集合にシリアルインタコネクトを追加することをサポートすることで、集積回路デバイスの設計を容易にする。

Description

【発明の詳細な説明】

【０００１】（発明の分野）本発明は、一般的に、集積回路デバイスの設計およびアーキテクチャに関し、
特に、集積回路デバイスの中で複数の機能ブロックを相互に接続するインターフ
ェースに関する。

【０００２】（発明の背景）過去数十年にわたって、コンピュータ技術は大いに進歩した。コンピュータは
、かつては部屋全体を占め、個々にパッケージされたトランジスタおよび／また
は真空管を使って様々な論理機能を行うように組み立てられたが、半導体製造技
術の革新により、多数のトランジスタ、または論理ゲートが単一集積回路デバイ
ス、またはチップに集積されて、より多数の論理機能を行うことができるように
なった。チップに集積することができる論理ゲートのサイズおよび数は、向上し
続け、初期のチップはせいぜい数百ゲートを含むだけであったが、百万ゲートの
オーダ以上を実装するチップがごく最近開発された。さらに、集積化の進歩によ
り、かつて多数のチップを使用して実現された設計が単一チップで実現されるよ
うになった。

【０００３】しかし、チップ設計が複雑化するにつれて、設計と開発のプロセスはいっそう
高価で時間のかかるものになる。この困難を軽減するために、開発者が、設計に
必要な基本機能を行う比較的小さな汎用の構成要素を組み立てて、カスタムチッ
プを作ることができるようにする設計ツールが開発された。汎用の構成要素を使
用することで、ゲートごとに回路を設計する必要がないので、設計の時間と労力
が減少する。さらに、構成要素は、通常、特定の設計で組み立てる前に試験し、
最適化することができるので、設計全体の開発者にかかる試験の労力は相当に軽
減される。

【０００４】また、チップ上により多数のゲートを集積化できることで、設計ツールで使用
される汎用の構成要素をより複雑なものにすることができるようになった。初期
の汎用の構成要素は、マルチプレクサ、レジスタ、カウンタ、その他のような基
本機能を複製したが、より先進の構成要素は、一般に、マイクロプロセッサ、メ
モリコントローラ、通信用のインタフェースコントローラ、その他ようなより高
レベルの機能を複製する。これらの先進の構成要素は、それらが設計で１つまた
は複数の高レベルの機能を行うように構成されている限りは、本明細書では機能
ブロックと呼ぶ。機能ブロックは、一般に、様々な設計で繰り返し使用可能な程
度に移植可能である。さらに、機能ブロックは、自律的であることが多いので、
独立して、設計の他の構成要素と並行して動作することができる。

【０００５】機能ブロックのような構成要素を使用することに関連する一つの問題は、互い
に通信し情報を転送し合うために、設計で様々な構成要素が必要になることから
生じる。各構成要素は、一般に、それ用に定義された１つまたは複数のインタフ
ェースを備え、そのインタフェースを通して、他の構成要素またはチップ外の他
の装置との通信が取り扱われる。これらのインタフェースは、一般に、様々な構
成要素間の通信をサポートするバスのようなインタコネクトシステム上で互いに
相互接続されている。

【０００６】例えば、多数の構成要素を相互接続するのによく使われる１つの方法は、マル
チドロップバスの使用によっている。マルチドロップバスで、各構成要素は、共
通の一組の線に結合されるので、各構成要素はそのバス上で送られる全ての通信
を受け取ることができる。通常、バス上で送られた情報は、特定のアドレスまた
は他の識別子と関連付けられているので、その情報の目標である構成要素だけが
実際にその情報を受取り、処理する。その情報の目標でない他の構成要素は、そ
の情報を無視する。

【０００７】一般に、バスは、並列な合体する多数の線であり、マルチビットの情報を同時
に伝送することができる。さらに、一つの構成要素が別の構成要素の動作を制御
するために使用する制御情報と、その構成要素が処理する情報を表すデータとの
両方が、一般に、バスの同じ線上で送られる。例えば、チップに多数の機能ブロ
ックを集積化する際に使用される１つのバスアーキテクチャは、Ｐｅｒｉｐｈｅ
ｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）バスアー
キテクチャであり、このＰＣＩバスアーキテクチャは、コンピュータの様々な周
辺装置とマイクロプロセッサを相互接続するためにボードレベルで従来から使用
されている。

【０００８】しかし、バス型相互接続には、チップ内の多数の機能ブロックを相互接続する
際に、その有用性を制限するいくつかの欠点がある。第１に、並列バスアーキテ
クチャは、バスに接続された様々な構成要素の間に延びる比較的多数の線、また
は配線を必要とする。構成要素間の経路設定用配線は設計で貴重なスペースを占
有し、そのために、設計に組み込むことができる構成要素の数が減少する。多く
の並列バスは、例えば、３２ビットワードまたは６４ビットワードでデータを伝
送するので、必要になる可能性がある他の制御信号を勘定に入れないで、最小で
も３２本または６４本の線を各構成要素に経路設定する必要がある。

【０００９】第２に、一般に、一度に並列バス上で情報を伝送することができる構成要素は
１つだけである。したがって、情報を伝送することを要求する他の構成要素は、
一般に、情報の伝送をするその構成要素が終るまで待たなければならない。もし
くは、各構成要素は、バスを共用して、かわるがわるに情報の断片を伝送しなけ
ればならないが、これでは、全ての構成要素の伝送速度が遅くなる。また、制御
情報とデータは、一般に、並列バスの同じ線を共用する。その結果、そうでなけ
れば特定の構成要素内でバスにアクセスする必要なしに行うことができる制御動
作が、所望の制御動作の前に始まったデータ伝送が完了するまで待たされなけれ
ばならなくなる可能性がある。

【００１０】第３に、並列バスの全体的な速度が制限されて、構成要素間で通信することが
できる情報の可能な帯域幅が制限される可能性がある。並列バスの帯域幅は、一
般に、バスの幅を大きくすることで、またはバスのクロック速度を上げることで
向上する。しかし、幅を大きくすると、バスに追加の線を加えることになり、設
計の経路設定密度を増すことになる。一方で、構成要素の数はバスに対する負荷
と経路の寄生の量に影響を及ぼし、これらはそれぞれ許容クロック速度を制限す
るので、クロック速度を上げると、バスに取り付けることができる構成要素の数
が制限される可能性がある。

【００１１】したがって、当技術分野では、集積回路設計における機能ブロックなどの構成
要素を相互接続する方法の改良に対する要求が大きい。特に、従来の設計よりも
順応性があり、コンパクトで、高速で、繰り返し使用可能で、拡張性がある構成
要素の相互接続方法に対する要求が大きい。

【００１２】（発明の概要）本発明は、集積回路デバイスの中の機能ブロック間に別個のシリアルコマンド
信号、シリアルデータ信号およびシリアルクロック信号を経路設定することがで
きる並行シリアルインタコネクト（concurrent serial interconnect）によって
集積回路デバイス内の多数の機能ブロックのインタフェースをとる回路構成およ
び方法を提供して、従来技術に関連したこれらおよびその他の問題に対処する。
本発明に係る並列シリアルインタコネクトは、２以上のシリアルポートの間に１
つまたは複数の論理通信チャネルを定義するようにインタフェースコントローラ
で互いに選択的に結合された複数のシリアルポートを利用する。本質的に論理通
信チャネルは、機能ブロック間でポイント・ツー・ポイントのシリアル相互接続
として機能し、その結果、論理的に接続された機能ブロックの間で直接通信が行
われるようになる。

【００１３】シリアルインタコネクトの使用により、個々の機能ブロックに向けておよび個
々の機能ブロックから経路設定すべき線の数は少なくなり、それにより、機能ブ
ロックを１つの設計に集積化することは簡単になり、ブロック間通信と関連する
経路設定の混雑は軽減される。さらに、別個のシリアルコマンド信号、シリアル
データ信号およびシリアルクロック信号によって通信することで、高速度のデー
タスループットをサポートすることができる。さらに、１つよりも多い論理通信
チャネルが本発明に係るインタフェースコントローラでサポートされれば、多数
の通信セッションが並列に行われるようになって、さらに全体的なデータスルー
プットが向上する。

【００１４】本発明に係る並行シリアルインタコネクトの別の恩恵は、集積回路デバイスな
どの設計が実質的に簡単化されることである。機能ブロックはシリアルインタコ
ネクトを追加することによって組み合せることができる。ここで、各機能ブロッ
クの間に別個のシリアルコマンド配線、シリアルデータ配線およびシリアルクロ
ック配線を経路設定することで、各機能ブロックはシリアルインタコネクトの複
数のシリアルポートの１つと関連付けられる。一般に、設計に新しい機能ブロッ
クを追加することは、シリアルインタコネクトの設計、特にそこで使用されるイ
ンタフェースコントローラ、に影響するだけであるので、設計と開発は簡単にな
る。さらに、機能ブロック間の通信が本質的にシリアルインタコネクトを通過す
る限りでは、モジュールの試験および検査が容易になり、機能ブロック間の個々
の相互接続を試験し検査する必要性は、多くの場合に小さくなり、または無くな
る。

【００１５】本発明を特徴付けるこれらおよびその他の利点と特徴は、ここに添付され他の
部分を形成する特許請求の範囲に記載される。しかし、本発明およびその使用に
より達成される利点と目的をより適切に理解するために、図面、および本発明の
例示的な実施形態が説明されている添付の説明事項を参照されたい。

【００１６】（詳細な説明）本発明の図示された実施形態は、一般的に、集積回路デバイスの回路構成中の
複数の機能ブロックのインタフェースをとる並行シリアルインタコネクトに依拠
している。本発明に係る並行シリアルインタコネクトは、インタフェースコント
ローラの制御下にあり、複数の直接ポイント・ツー・ポイントのシリアルインタ
コネクトを介して、回路構成の様々な機能ブロックに結合された複数のシリアル
ポートを含む。インタフェースコントローラは、シリアルポートを選択的に結合
して、結合されたシリアルポートと関連した機能ブロックによって情報が送られ
る１つまたは複数の論理通信チャネルを定義する。

【００１７】機能ブロックは、集積回路デバイスの設計で１つまたは複数の高レベルの機能
を行うように構成された任意の論理回路を含むと考えることができる。大抵の機
能ブロックは、「移植可能（portable）」であり、それによって、様々な設計で
繰り返し使用することができる。さらに、多くの機能ブロックは、また、「自律
的（autonomous）」であるので、設計的に独立して、他の構成要素と並行して動
作することができる。機能ブロックの例には、プロセッサ、コントローラ、外部
インタフェース、エンコーダ、デコーダ、信号処理装置、および、特定の機能ま
たは一連の機能を行う任意の他のアナログおよび／またはディジタル回路が含ま
れるが、これらに限定されない。多くの場合、機能ブロックは、独立したものと
して、設計され、開発され、検査され、さらに、集積回路デバイス全体の設計者
よりもむしろ第３者から入手することさえもできる。

【００１８】一般に、本発明に係る並行シリアルインタコネクトを介した多数の機能ブロッ
クの集積化は、プロセッサまたは他のプログラム可能な集積回路デバイスの回路
構成で実現され、多種多様なプログラム可能な装置で、本明細書で開示される様
々な特徴を利用することができることを理解すべきである。さらに、当技術分野
でよく知られているように、集積回路デバイスは、一般に、本明細書でハードウ
ェア定義プログラムと呼ぶデバイス上の回路構成のレイアウトを定義する１つま
たは複数のコンピュータデータファイルを使用して設計されかつ製造される。プ
ログラムは、一般に、設計ツールで作られ、後に、半導体ウェーハに適用される
回路構成を画定するレイアウト用マスクを作成するために製造時に使用される。
一般に、プログラムは、事前に定められたフォーマットで、ＶＨＤＬ、ｖｅｒｉ
ｌｏｇ、ＥＤＩＦ、その他のようなハードウェア定義言語（ＨＤＬ）を使用して
作られる。完全に機能する集積回路デバイスおよびそのようなデバイスを利用す
るデータ処理システムで実現される回路構成に関連して本発明を説明したし、ま
た以下でも説明するが、本発明に係る回路構成は様々な形のプログラム製品とし
て配布することができ、さらに、本発明は、実際に配布を行うために使用される
信号記録媒体の特定のタイプに無関係に等しく適用されることを当業者は理解す
るであろう。信号記録媒体の例には、とりわけ揮発性および不揮発性記憶デバイ
ス、フロッピー（登録商標）ディスク、ハードディスクドライブ、ＣＤ−ＲＯＭ、およびＤＶＤのような記録可能型媒体、および、ディジタルおよびアナログ通信リンクのような伝送型媒体が含まれるが、これらに限定されない。

【００１９】さて、図面にもどって、いくつかの図全体にわたって類似の数字は類似の部分
を示すが、図１は、本発明に係る代表的な集積回路デバイスの回路構成１０を図
示する。並列シリアルインタコネクト１２は、インタフェースコントローラ１４
を含み、複数の機能ブロック２２、２４、２６および２８（また、ＦＢ１、．．
ｎと示されている）とのホスト２０のインタフェースをとる。ホスト２０は、ま
た、そのために定義された任意の他の高レベルの機能性に加えて、並行シリアル
インタコネクト１２のマスタデバイスとして動作するその他の論理回路を備える
機能ブロックとして考えることもできる。

【００２０】各機能ブロック２０、２２、２４、２６および２８は、それぞれのポートイン
タフェース３０、３２、３４、２６および３８を含んでおり、直接ポイント・ツ
ー・ポイントのシリアルインタコネクト５０、５２、５４、５６および５８上で
複数のシリアルポート４０、４２、４４、４６および４８（また、Ｐｏｒｔ０．
．ｎで示されている）とのインタフェースをとる。各シリアルポート４０〜４８
は、インタフェースコントローラ１４の制御下にあり、２つまたはそれより多い
機能ブロック２０〜２８の間に１つまたは複数の論理通信チャネルを選択的に定
義する。さらに、インタコネクト１２のマスタとして機能するホスト２０に関し
て、ポート４０はインタコネクトのためのマスタポートを定義し、そのマスタポ
ートを通して初期設定情報がホストにより供給される。

【００２１】各シリアル相互接続５０〜５８は、個別のシリアルコマンド線、シリアルデー
タ線およびシリアルクロック線を含む。シリアルコマンド線は、機能ブロック間
、またはインタフェースコントローラと機能ブロックの間でシリアル符号化され
たコマンドおよび制御情報を伝送するために使用される。シリアルデータ線は、
機能ブロック間、またはインタフェースコントローラと機能ブロックの間でシリ
アル符号化データを伝送するために使用される。ここでさらに、データ線は、後
でより詳細に概要を説明するように、シリアルコマンド線上で伝送される様々な
コマンドに追加の情報を与えるために使用される。シリアルデータは、シリアル
コマンド情報によりフレーム化される。

【００２２】シリアルクロック線は、コマンド線とデータ線を同期させるためのクロック信
号を伝送するために使用されて、望む場合には、機能ブロックは、互いにおよび
／またはインタフェースコントローラと実質的に非同期で動作することができる
ようなる。もしくは、機能ブロックは、分配された同じクロック信号で同期をと
ることもできる。コマンド線およびデータ線は、望み通りにダブルエッジまたは
シングルエッジで同期をとることができる。

【００２３】このような各線は、いくつかの方法で実現することができる。例えば、各線は
、双方向配線を使用して実現することができ、または、シリアルポートとその関
連する機能ブロックの間の両方向の並行通信をサポートするように、一対の単一
方向配線を設けることができる。さらに、線は、シングル・エンド配線（single
-ended wire）で実現することができ、または、性能を高めるために、差動の配
線対（differential pairs of wires）で実現することができる。例えば、後で
述べる実施形態では、（シリアルポートから機能ブロックに向けた）コマンド出
力信号、データ出力信号およびクロック出力信号の各々のためはもちろんのこと
、（機能ブロックからシリアルポートに向けた）コマンド入力信号、データ入力
信号およびクロック入力信号の各々のために差動配線対が設けられ、その結果、
シリアル相互接続５０〜５８ごとに総計でたった１２本の線となる。

【００２４】さらに、線６０で示すように、各機能ブロックは、機能ブロックの特定の設計
で要求されるように、外部入力および／または出力を集積回路デバイスに備えて
いてもよいし、または備えていなくともよい。

【００２５】図２に示すように、インタフェースコントローラ１４は、コネクタマトリック
ス６６とのインタフェースがとられたマトリックスコントローラ６４を含む。マ
トリックスコントローラは、また、その中にコントローラのための調停方式（ar
bitration scheme）を定義する調停データ（arbitration data）が格納されてい
るメモリ記憶デバイス６７とのインタフェースがとられている。１組のマトリッ
クス制御線６８が、コントローラ６４で出力されて、コントローラのための定義
された調停方式に基づいてマトリックス６６の構成を制御する。さらに、マトリ
ックス６６は、コマンド、データ、クロックの信号を各シリアルポート４０、４
２、４４、４６および４８から受け取る。それを、それぞれ線７０、７２、７４
、７６および７８で表す。また、各シリアルポートのシリアル線は、マトリック
スコントローラ６４にも供給されて、マトリックスコントローラが選択されたポ
ート間に所望の論理通信チャネルを設定するために必要なようにマトリックスを
再構成することができるように、コントローラがそれぞれのシリアル線上で特定
のポートから送られたコマンドを復号することができるようになる。

【００２６】マトリックスコントローラ６４とコネクタマトリックス６６の両方の構成は、
様々な機能ブロック間の所望の接続性に基づいて大きく変化する。クロスバース
イッチ、木構造、その他などの知られているスイッチマトリックの実施形態を任
意の数だけ使用することができる。さらに、コネクタマトリックスは、任意の数
の並行論理通信チャネルをサポートするように開発することができる。さらに、
いくつかの実施形態では、ポート間で入力線と出力線を分割して、１つのポート
が一方のチャネルからの情報を受け取りながら、他方のチャネルで情報を伝送す
ることができるようにすることが望ましい可能性がある。

【００２７】例えば、図３は、５つのシリアルポート４０〜４８（ポート０．．４）を接続
するための３チャネルクロスバーインタコネクトとして、コネクタマトリックス
６６の１つの適当な実施形態を示す。マトリックス６６を制御するために、マト
リックスコントローラ６４は、次の３つの論理ブロックを含む。経路コマンドお
よび制御のブロック８０、経路要求ブロック８２、およびチャネルマトリックス
制御ブロック８４である。

【００２８】コネクタマトリックス６６は、ポート４０〜４８を選択的に結合するために、
本明細書で定義された３つのチャネル８６、８８、９０を備えている。説明の目
的のために、図で各ポート４０〜４８を２つの場所に表し、左の表示は「イニシ
エータ」または「ソース」モードのポートを表し、右の表示は「レシーバ」また
は「目標」モードのポートを表す。

【００２９】ポート４０〜４８の各々は、関連するルータの対でチャネル８６〜９０の各々
に結合されている。チャネル８６に関しては、５方向のルータ９２、９４がポー
ト４０〜４８をチャネルに結合している。チャネル８８と９０では、同様に構成
されたルータ９６、９８と１００、１０２が使用されている。図示の実施形態で
は、各チャネルは双方向であるので、各ルータ９２〜１００はマルチプレクサと
してもデマルチプレクサとしても機能し、ポートからチャネルに送られる情報を
多重化し、チャネルからポートに送られる情報を多重分離する。

【００３０】留意すべきことであるが、図示の実施形態で、各ポートは各チャネルに結合さ
れ、各チャネルは双方向である。さらに、多数のレシーバがある特定のソースに
接続することができるのが望ましい。したがって、図示の実施形態は、１つのポ
ートをそれ自体に接続することさえもサポートし、ポートを任意の組み合せで互
いに結合することができるので、最大限の接続性を可能にする。

【００３１】しかし、他の実施形態では、例えば、あるポートとあるチャネルの間の接続を
省略することで、１つまたは複数のチャネルを単一方向チャネルとして構成する
ことで、１つまたは複数のチャネルを単一レシーバ（同報通信でない）用のチャ
ネルとして構成することなどで、コネクタマトリックスの経路設定回路を簡単化
することが望ましい可能性がある。また、最終設計の帯域幅要求で指示される通
りに、より多くのまたはより少ないチャネルをサポートすることが望ましい可能
性がある。

【００３２】論理通信チャネルは、ポート４０〜４８の１つまたは複数から受け取ったチャ
ネル要求によってマトリックス６６を通して作ることができる。これらのチャネ
ル要求は、ポート４０〜４８の左の表示をブロック８２と結合する線で図示され
るように、ポートのシリアルコマンド入力線上で経路要求ブロック８２に送られ
る。ブロック８２は、命令パーサ（instruction parser）とほぼ同じように作用
して、ポートからのシリアルコマンド入力線を詮索し（snooping）、そこに伝送
されたチャネル要求を復号する。チャネル要求は、次に、経路コマンドおよび制
御のブロック８０に送られる。経路コマンドおよび制御のブロック８０はアービ
タとして機能して、チャネル間の調停と割り付けを行ない、事前に定められた調
停方式に基づいてポートにチャネルへのアクセスを許可する。

【００３３】ポート４０（マスタポート０）からの双方向線で表されているように、ブロッ
ク８０は、スケジューリングの優先順位、強制排除のルール（preemption rules
）、割込み処理、その他を含んだ任意の数の所望の調停方式を実施するようにホ
ストがプログラムすることができる。もしくは、ブロック８０は、一定の調停方
式のハードワイヤードとすることができるので、マスタポートからの構成データ
を必要としない可能性がある。調停方式を実施するために必要なデータは、ブロ
ック８０に結合されている記憶デバイス６７に格納される。

【００３４】また、ブロック８０で使用するために、本明細書でインタフェースコントロー
ラレジスタ８１と呼ぶ１セットの制御および状態のレジスタをサポートすること
が望ましい。そのようなレジスタは、例えば、いくつかの、または全てのインタ
フェースコントローラのサービスを使用可能／使用禁止にし、１つまたは複数の
ポートを使用可能／使用禁止にし、明示および暗黙の強制排除（割込み）サービ
スを使用可能／使用禁止にし、さらに、インタコネクト状態の情報をホストに送
り返すために使用することができる。ホスト（または、場合によっては、任意の
機能ブロック）がインタコネクトでサポートされる標準読取り／書込みコマンド
によってレジスタにアクセスすることができるように、これらのレジスタの各々
を特定の記憶場所にマップすることがしばしば望ましくなる。

【００３５】ブロック８０は、チャネルマトリックス制御ブロック８４を制御して、経路要
求を受け取った時に、そこにプログラムされている事前に定められた調停方式に
基づいて、特定のセットのポートにチャネルを割り付ける。例えば、チャネルマ
トリックス制御ブロック８４は、ブロック８４からルータ９２〜１０２の各々に
延びる線で表されるように、ブロック８０で識別された特定のポートにチャネル
を接続するようにルータ９２〜１０２を制御する一連のリレーとして実現するこ
とができる。

【００３６】理解すべきことであるが、マトリックスコントローラ６４の論理および機能性
は、ブロック８０〜８４の各々の間に異なる程度に割り付けることができる。さ
らに、本明細書に示される開示を読むことでさらに明らかになるように、マトリ
ックスコントローラ内の追加または代替えの機能性をサポートすることができる
。

【００３７】図３のインタフェースコントローラに関して、ポート経路設定のために差動の
クロックおよびデータを使用して、さらに、０．２ミクロン設計ルールで、チャ
ネル当たり約３１２．５ＭＢ／ｓｅｃ以上（オーバーヘッドを除く）のシリアル
帯域幅を生じ、約２．５ＧＨｚ以上のクロック速度を実現できるだろうと信じら
れる。このようにして、３チャネルマトリックスで、オーバヘッドを除いて、少
なくとも約９３７．５ＭＢ／ｓｅｃの総バースト帯域幅が、この構成で可能であ
ると期待される。

【００３８】図示の実施形態では、本発明に係る並行シリアルインタコネクトを実施するた
めに、シリアル符号化要求および応答のコマンドまたはパケットが、機能ブロッ
クの間で、および／または機能ブロックとインタフェースコントローラの間で送
られる。そのような要求および応答のコマンドは、２つのタイプに分類すること
ができる。すなわち、インタフェースコントローラで使い尽くされるものと、機
能ブロックで使い尽くされるものとである。前者は、本明細書でＩＣコマンドと
呼び、インタフェースコントローラ中で論理通信チャネルを設定または解放する
ために使用される。後者は、本明細書でＦＢコマンドと呼び、後でより明らかに
なるように、機能ブロック間で状態、データ長およびフレーム指示情報を通信す
るために使用される。各コマンドは、一般に、多くの点で演算コードに似ている
コマンドトークンで識別される。任意の数のコマンドを本発明と一致して使用す
ることができるが、そのようなコマンドセット定義する１つの可能なコマンドト
ークンのセットを、指示された各コマンドのタイプとともに、表１で下に表示す
る。

【００３９】

【表１】留意すべきことであるが、ＩＮＴ＿ＳＥＲＶ＿ＲＥＱ、ＩＮＴ＿ＳＥＲＶ＿Ｒ
ＥＳＰ、ＣＨＡＮＮＥＬ＿ＲＥＱ、ＣＯＮＮＥＣＴ＿ＲＥＳＰ、ＣＨＡＮＮＥＬ
＿ＡＢＯＲＴ、およびＰＯＲＴ＿ＳＴＡＴＵＳのコマンドは、ＩＣコマンドとＦ
Ｂコマンドの両方として多重定義される。これらのコマンドは、機能ブロックで
発行されるときは、ＩＣコマンドであり、インタフェースコントローラで発行さ
れるときは、ＦＢコマンドである。インタフェースコントローラおよび各機能ブ
ロックの中の別個の符号化／復号回路を使用すること、および全ての機能ブロッ
ク間通信がインタフェースコントローラを通して送られることで、そのような多
重定義は問題のないことが理解されるであろう。

【００４０】任意の数のコマンドフォーマットを、本発明において使用することができる。
図示の実施形態で、コマンドは、シリアルに符号化され、論理１のスタートビッ
トにコマンドトークン、任意のオペランド、および最後に論理０の停止ビットが
続く一般的なフォーマットを有する。データ線上の情報をフレーム化するために
コマンドが使用され、特定のコマンドで必要とされる追加の情報はコマンド線と
データ線の一方または両方で供給することができる。

【００４１】書込みアドレス（ＷＲＩＴＥ＿ＡＤＤＲＥＳＳ）コマンドの適当なフォーマッ
トを下に表２で示す。

【００４２】

【表２】書込みアドレスコマンドは、論理通信チャネルがソースポートと１つまたは複
数の目標ポートとの間に設定された後に、目標機能ブロックに書き込むアドレス
を伝送するために使用される。アドレスのビット数は、ＴａｒｇｅｔＳｉｚｅフ
ィールドのコマンド線上で供給され、目標アドレス自体は、コマンド線上の書込
みアドレスコマンドの伝送と並行してデータ線上で供給される。

【００４３】書込みアドレスが目標ポートに供給されると、書込みデータ（ＷＲＩＴＥ＿Ｄ
ＡＴＡ）コマンドが、指定されたアドレスに書き込むためにソースポートから送
られる。書込みデータコマンドの適当なフォーマットを下に表３で示す。

【００４４】

【表３】各書込みデータコマンドは、指定されたアドレスに書き込む１バイトまたは８
ビットのデータを供給する。図示の実施形態では、書込みデータコマンドを受取
ったときに次のアドレスに自動インクリメントするようにソース機能ブロックと
目標機能ブロックの両方を構成することが望ましく、その結果、各新しいアドレ
スを再送する必要なしに多数の書込みデータコマンドを送ることができる。

【００４５】適当な読取り要求（ＲＥＡＤ＿ＲＥＱ）コマンドのフォーマットを下に表４で
示す。

【００４６】

【表４】読取り要求コマンドは、目標機能ブロックにデータを要求するためにソース機
能ブロックによって使用される。コマンド線は、要求されたデータが格納されて
いるはずのソースのアドレス（ＳｏｕｒｃｅＡｄｄｒ）はもちろんのこと、要求
されたデータが格納される目標のアドレス（ＴａｒｇｅｔＡｄｄｒ）を伝える。
転送すべきバイトの数は、コマンド線上の読取り要求コマンドと並行してデータ
線上で供給される。

【００４７】図示の実施形態では、読取り要求コマンドは、上に述べたＷＲＩＴＥ＿ＡＤＤ
ＲＥＳＳおよびＷＲＩＴＥ＿ＤＡＴＡのコマンドを使用してソースポートに要求
されたコマンドを書き込んで返すことで、目標機能ブロックで履行される。これ
によって、インタコネクトに設定されるコマンドは簡単化される。もしくは、目
標からソースへの別個の読取りデータ応答コマンドが、要求されたデータをソー
ス機能ブロックに返すために使用できるだろう。

【００４８】ロック動作もまたサポートされており、ソースは目標機能ブロックの記憶場所
を最小単位で操作することができる。適当なロック要求（ＬＯＣＫ＿ＲＥＱ）コ
マンドのフォーマットを下に表５で示し、ロック応答（ＬＯＣＫ＿ＲＥＳＰ）コ
マンドのフォーマットを下に表６で示す。

【００４９】

【表５】

【表６】ロック動作のいくつかの異なるタイプが、ロック要求コマンドのＬｏｃｋＴｙ
ｐｅフィールドに基づいてサポートされる。ロックのタイプごとに、異なる数の
１バイト引き数がロック要求コマンドで供給され、目標が返すロック応答コマン
ドの中で異なる数の１バイト引き数が返されるだろう。引き数それ自体は、デー
タ線上で供給され、引き数の数はロック要求コマンドとロック応答コマンドの両
方のＡｒｇＳｉｚｅフィールドで指定される。望ましいロックのタイプの例には
、バイト比較およびスワップ、等しいか大きい場合のバイト減算、および当技術
分野で知られている他のロックのタイプが含まれる。

【００５０】また、目標は、ソースの要求に応答するために追加のコマンドを発行すること
もできる。例えば、流れ制御（ＦＬＯＷ＿ＣＯＮＴＲＯＬ）コマンドは、データ
が目標に送られる速度を制御するために、目標によって使用される。図示の実施
形態では、論理通信チャネルが設定されたときに、目標が常に受け取るように作
動可能であることが望ましい。したがって、流れ制御コマンドは、今後の伝送は
遅らせなければならないことをソースに表示して返すことができ、その結果、目
標により作動可能の表示が送られるまで、ソースは後の伝送を遅らせることにな
る。流れ制御コマンドの適当なフォーマットを下に表７で示す。単なるレディお
よびビジーを越えた追加の状態符号がサポートされる可能性があることは理解す
べきである。

【００５１】

【表７】また、目標は、例えば、誤り（ＥＲＲＯＲ）コマンドを使用して、ソースから
の要求に応答して誤りを返すように要求される可能性がある。任意の数の誤りの
タイプ、例えば、保護アドレス、読取り専用、その他、をサポートすることがで
きる。誤りコマンドの１つの適当なフォーマットを下に表８で示す。

【００５２】

【表８】また、並行シリアルインタコネクト上で割込みの使用をサポートすることが望
ましい可能性がある。図示の実施形態では、割込みサービス要求（ＩＮＴ＿ＳＥ
ＲＶ＿ＲＥＱ）コマンドがサポートされて、機能ブロックは、インタフェースコ
ントローラおよびマスタポートを介して、他の機能ブロック（例えば、明示の強
制排除を行うための）と同様に、ホストに割込みを要求することができるように
なる。このコマンドで、割込みを処理する際に使用するための目標ポートのサー
ビスルーチンのアドレスと同様に、目標または要求されたポートの標識をインタ
フェースコントローラに供給することが望ましい。インタフェースコントローラ
から目標ポートにコマンドが送られる時に、目標ポートの代わりに要求するポー
トの表示が供給される。もしくは、異なった割込みのタイプがサポートされるだ
ろうが、目標中でその割込みのタイプに対して定義された専用サービスルーチン
が実行されるように伝送される割込みのタイプだけである。割込みサービス要求
コマンドの１つの適当なコマンドフォーマットを下に表９で示す。

【００５３】

【表９】割込みサービス要求に応答して、目標は、インタフェースコントローラを介し
て、一般に、割込みサービス応答（ＩＮＴ＿ＳＥＲＶ＿ＲＥＳＰ）コマンドによ
り要求するポートに応答する。割込みサービス応答（ＩＮＴ＿ＳＥＲＶ＿ＲＥＳ
Ｐ）コマンドは、割込みが許可されたかまたは拒否されたかを示すために使用さ
れ、一般に異なる応答を表示する異なる数の応答符号の１つを含む。割込みサー
ビス応答コマンドの適当なフォーマットを下に表１０で示す。

【００５４】

【表１０】上で述べたように、直接機能ブロック間通信は、一般に、論理通信チャネルが
ソース機能ブロックと１つまたは複数の目標機能ブロックとの間に設定されて始
めて行われる。そのようなチャネルの設定を処理するために、チャネル要求（Ｃ
ＨＡＮＮＥＬ＿ＲＥＱ）コマンドが使用される。チャネル要求コマンドは、最初
に、論理通信チャネルの設定を要求するために、ソースがインタフェースコント
ローラに向ける。指定された目標に対して利用できるチャネルが存在する場合に
は、その時に、チャネル要求コマンドは、インタフェースコントローラが目標ポ
ートに送る。ソースからインタフェースコントローラに向けて、およびインタフ
ェースコントローラから目標に向けてのチャネル要求コマンドの適当なフォーマ
ットを下に表１１および表１２で示す。

【００５５】

【表１１】

【表１２】ＰｏｒｔＩＤフィールドのサイズを変えることで任意の数のポートをサポー
トすることができるが、この実施形態では、最大１６のポートがサポートされる
。また、単一方向および双方向チャネルのタイプがサポートされることが理解で
きる。単一方向タイプを使用して、多数の目標を有する同報通信が可能である。
双方向チャネルは、単一の目標だけをサポートする。さらに、ソースからインタ
フェースコントローラへのチャネル要求コマンドは、ソースのＰｏｒｔＩＤを
省略する（この情報はインタフェースコントローラが知っているので）。しかし
、インタフェースコントローラからのチャネル要求コマンドはこのＰｏｒｔＩ
Ｄを目標に供給する。

【００５６】チャネル要求コマンドを受け取ると、目標ノードは、適当な接続応答（ＣＯＮ
ＮＥＣＴ＿ＲＥＳＰ）コマンドをインタフェースコントローラに送り返すことに
よって、チャネルの設定を受け入れるかまたは拒否することができる。次に、そ
の接続応答（ＣＯＮＮＥＣＴ＿ＲＥＳＰ）コマンドは、ソースに送られる。接続
応答コマンドの両方のフェーズの適当なフォーマットを表１３および表１４に示
す。

【００５７】

【表１３】

【表１４】目標からインタフェースコントローラに供給された応答符号は、要求を受け入
れるまたは許可するために使用することができるので、それによって、コントロ
ーラはチャネルを設定し、ソースに応答してチャネルの設定を表示する。また、
例えば、目標がビジーで、かつ排除されることを望まない場合には、応答符号は
、チャネルの設定を拒否するためにも使用することができる。チャネル要求コマ
ンドの場合のように、目標のＰｏｒｔＩＤはインタフェースコントローラに供
給される必要はないが、一般に、接続応答コマンドでインタフェースコントロー
ラが元のソースに送り返す。

【００５８】並行シリアルインタコネクトは、論理通信チャネルの設定、解放および動作を
制御するために、追加のコマンドを使用することができる。チャネル打切り（Ｃ
ＨＡＮＮＥＬ＿ＡＤＯＲＴ）コマンドは、任意の保留のチャネルトラフィックを
打切り、インタフェースコントローラが要求するポートに接続された全てのチャ
ネルを解放することを要求するために、ソースかまたは目標かいずれかで発行さ
れる。要求するポートがチャネルの開始ソースであれば、チャネルの全ての関連
したポートは解放される。要求するポートが多数の目標の１つであれば、そのポ
ートだけが解放され、インタフェースコントローラは、チャネル状態の変化を表
示するために接続応答コマンドをソースに送る。同じコマンドフォーマットは、
要求するポートからインタフェースコントローラに向けて、およびインタフェー
スコントローラからチヤネルを解放することを要求されている各ポートに向けて
使用される。チャネル打切りコマンドの１つの適当なフォーマットを下に表１５
で示す。

【００５９】

【表１５】ポート状態（ＰＯＲＴ＿ＳＴＡＴＵＳ）コマンドもまたサポートされて、ポー
トのポーリングでそのポートの適正な動作を確認することができるようになる。
２つのポーリングのレベルが図示の実施形態ではサポートされる。第１のレベル
は、特定のポートが（もしあれば）どのポートに接続されるかの表示を要求する
。第２のレベルは、特定のポートが接続される機能ブロックの状態、例えば、そ
の機能ブロックが正しく動作しているかどうか、データを受け取るように作動可
能かどうか、その他の表示を要求する。インタフェースコントローラの現在の経
路設定／チャネル構成がどのポートを互いに接続するかを決定するために使用で
きる限りでは、前者のレベルは、一般に、ポートの１つからのポート状態要求に
応答して、インタフェースコントローラだけで処理することができる。例えば、
ポート状態の適正な要求は、ブロック８２で止めて処理することができ、その結
果の状態情報はブロック８４に送られて、要求するポートに伝送して返される（
図２）。しかし、後者のレベルは、一般に、その状態が要求されているポートと
の対話を必要とし、それにより、インタフェースコントローラが特定のポートに
適正な要求を送ることが必要になる。下に表１６および表１７で示すように、機
能ブロックからインタフェースコントローラに向けて、およびインタフェースコ
ントローラと機能ブロックの間で、別個のコマンドフォーマットを使用すること
ができる。

【００６０】

【表１６】

【表１７】このようにして、インタフェースコントローラから機能ブロックに、ポーリン
グされているポートに接続された各ポートの一致の表示がデータ線で供給される
。さらに、接続、ポートおよび／またはポートが接続されている機能ブロックに
関して任意の数の可能な条件を表示するために様々な応答符号を返すことができ
る。

【００６１】理解すべきことであるが、本明細書で述べるコマンドフォーマットは、フォー
マットのほんの１つの可能なセットにすぎない。したがって、本発明は、本明細
書で述べる特定の実施形態に限定されるべきではない。

【００６２】さらに並行シリアルインタコネクトの動作を説明するために、インタコネクト
の初期設定時、論理通信チャネルの設定時、および論理通信チャネルの解放時に
行われる動作をそれぞれ図４〜６に示す。

【００６３】図４は、例えば、最初の立上げ時に行われるシステムリセット動作１１０を図
示する。この実施形態は、インタフェースコントローラは、マスタポートを介し
てホストで初期設定される。動作１１０はブロック１１２で始まり、ここでイン
タフェースコントローラは全ての論理通信チャネルを閉じている。次に、ブロッ
ク１１４で、インタフェースコントローラ中でループが起動されて、マスタポー
ト（ｐｏｒｔ０）からのチャネル要求コマンドを待つ。そのようなコマンドを
受取った時に、ブロック１１６で、インタフェースコントローラは、マスタポー
トをそのチャネルのソースと目標の両方として持つ論理通信チャネルを開く。

【００６４】次に、ブロック１１８で、ホストは、調停とインタコネクトの表をインタフェ
ースコントローラにダウンロードして、特に、所望の調停方式を実施するために
、経路コマンドおよび制御論理のブロック８０（図３）を構成する。図示の実施
形態では、これは、インタフェースコントローラ中の表の知られているアドレス
を使用して、上記の書込みコマンドを介して行われる。理解すべきことであるが
、インタフェースコントローラ論理は、ソースと目標の両方としてマスタポート
持つ論理チャネルが設定された時に、この初期設定モードを明確に検出するよう
に構成される。さらに、理解すべきことであるが、他の実施形態では、表データ
をダウンロードする代わりに、また、特定の調停方式を実施するために必要な実
際のマイクロコードルーチンをダウンロードすることもできる。さらに、他の実
施形態では、一定の調停方式だけが使用される場合に、インタフェースコントロ
ーラにダウンロードする必要のあるデータがない可能性がある。

【００６５】次に、ブロック１２０で、ホストが上述の書込みコマンドを使用してインタフ
ェースコントローラの適正な制御レジスタ（例えば、図３に示すブロック８０の
）の記憶場所に書き込むことで、インタフェースコントローラの正規の動作モー
ドが起動される。このレジスタに書き込むと、インタフェースコントローラの全
てのサービスは使用可能になり、インタフェースコントローラはポートコマンド
を受け取るように作動可能になる。

【００６６】図５は、１２５で、論理通信チャネルの設定時に行われる一連の動作を示す。
ブロック１２６で始動し、開始ポート（ＰｏｒｔＸと表される）がチャネル要
求コマンドをインタフェースコントローラに送り、目標ポート（ＰｏｒｔＹと
表される）を指定する。次に、ブロック１２８で、インタフェースコントローラ
は、コマンドを受け取り、そこからの目標情報を復号する。

【００６７】次に、ブロック１３０で、インタフェースコントローラは、開いたチャネルが
利用できるかどうかを決定する。そうであれば、インタフェースコントローラは
、次に、ブロック１３２で、目標ポートが既にチャネルに接続されているかどう
かを決定する。目標は接続されていないと最初に仮定すると、そのときにブロッ
ク１３４で、インタフェースコントローラはチャネル要求コマンドを目標ポート
に送る。

【００６８】次に、ブロック１３６で示すように、目標ポートは接続を受け入れるかどうか
を決定する。目標ポートが接続を受け入れる場合は、ブロック１３８で、ポート
は接続応答コマンドをインタフェースコントローラに送り返し、肯定応答（ＡＣ
Ｋ）の応答符号を表示する。インタフェースコントローラは、論理通信チャネル
を設定し、次に、ブロック１４０で、接続応答コマンドをソースポートに送り返
す。ブロック１４０の完了したときに、チャネルが設定され、ソースと目標の間
の通信が開始できる。

【００６９】ブロック１３０に戻って、インタフェースコントローラに現在利用できるチャ
ネルがない場合には、ブロック１４２で、インタフェースコントローラは要求す
るポートにチャネル要求コマンドを送り返し、そのポートをソースポートとして
指定して、要求するポートに利用できる資源がないことを表示する。もしくは、
この誤り条件を表示するために別のコマンドを使用することができるだろう。

【００７０】次に、ブロック１３２にもどって、ポートＹが既にチャネルに接続されている
場合には、ブロック１４４で、インタフェースコントローラは要求するポートに
チャネル打切りコマンドを送って、目標ポートが利用できないことを表示する。
代わりに他のコマンドを使用することができるだろう。特定の目標ポートが利用
できないときに、強制排除動作（後で述べる）を使用して、存在するチャネルを
無効にし、目標に向けて新しいチャネルを設定しようとすることができる。さら
に、代替として、また、インタフェースコントローラに待合せ機構を設けて不成
功のチャネル要求コマンドを保管し、その要求を直ぐにはね返さないで、後でコ
マンドの発行を試みることが望ましい可能性がある。

【００７１】次に、ブロック１３６にもどって、目標ポートがチャネル要求を拒否すること
を望む場合には、ブロック１４６で、ポートは接続応答コマンドをインタフェー
スコントローラに送り返し、コマンドで否定応答（ＮＡＫ）の応答符号を指定す
る。次に、ブロック１４８で、インタフェースコントローラは、接続応答コマン
ドで要求するポートにその符号を送り、それによりチャネルは設定されないこと
になる。上のように、正規の接続シーケンスが不成功の時に、拒絶排除動作（後
で述べる）を使用して目標ポートへのアクセスを得ることができる。

【００７２】理解すべきことであるが、多目標チャネルを設定するために、インタフェース
コントローラは、多数の目標との通信を監視しなければならない。例えば、図示
の実施形態では、インタフェースコントローラは、各目標ポートが既に接続され
ているかどうかを決定し、任意の既に接続された目標ポートのリクエスタポート
にチャネル打切りコマンドを送り返す（ブロック１３２および１４４のように）
。これによって、チャネル要求動作全体が拒否されることになるか、もしくは、
既に接続された目標ポートなしでチャネルが設定されることになるかいずれかに
なる可能性がある。

【００７３】また、任意の接続されない目標に対して、インタフェースコントローラはチャ
ネル要求コマンドを各目標に送る（ブロック１３４のように）。さらに、インタ
フェース制御は各目標からの接続要求コマンドを監視し、各応答を要求するポー
トに送る。上のように、全ての目標が必ずしも接続を受け入れない場合には、チ
ャネルは拒否されるか、または接続を受け入れる他の目標とチャネルが設定され
るかいずれかである可能性がある。

【００７４】図６は、１５０で、論理通信チャネル上の全てのポートか、またはそれに結合
された１つの目標ポートか、いずれかからその論理通信チャネルを解放するため
に行われる一連の動作を図示する。チャネル解放動作は、ブロック１５２で、イ
ンタフェースコントローラにチャネル打切りコマンドを送る特定のポート（Ｐｏ
ｒｔＺ）の機能ブロックによって開始される。次に、このコマンドは、ブロッ
ク１５４でインタフェースコントローラによって検出され、それによって、ブロ
ック１５６で、インタフェースコントローラは、要求するポートがそのチャネル
のオリジネータ（ソース）ポートであるかどうかを決定する。

【００７５】そうであれば、全ての接続されたポートをチャネルから解放することが望まし
いので、ブロック１５８で、インタフェースコントローラは全ての接続されたポ
ートにチャネル打切りコマンドを送る。それから、ブロック１６０で、チャネル
資源はインタフェースコントローラによって解放され、その動作は完了する。

【００７６】ブロック１５６にもどって、要求するポートがチャネルのオリジネータでない
場合には、インタフェースコントローラは、ブロック１６２で、チャネルが同報
通信チャネル（すなわち、多数の目標を有するチャネル）かどうかを決定する。
そうでなければ、ブロック１６４で、インタフェースコントローラは、要求する
ポートと発信ポートの両方にチャネル打切りコマンドを送り、動作は完了する。
要求するポートに戻されたチャネル打切りコマンドは、切断が成功したことを確
認し、発信ポートへのチャネル打切りコマンドは、要求するポートがすでに切断
されたことを表示する。チャネル資源は解放されないことに留意する必要がある
。そうではなくて、チャネルの解放を要求する場合には、チャネルのオリジネー
タが別のチャネル打切りコマンドをインタフェースコントローラに送らなければ
ならい。もしくは、他の実施形態では、目標ポートがチャネルを解放することが
できる。

【００７７】ブロック１６２にもどって、チャネルが多目標チャネルである場合は、ブロッ
ク１６６で、インタフェースコントローラは接続応答コマンドを発信ポートに送
り、否定応答（ＮＡＫ）の応答符号を表示し、要求するポートを識別する。これ
は、発信ポートで要求するポートの状態を更新する効果があり、その結果、発信
ポートは要求するポートがすでに切断されたことを知らされる。次に、ブロック
１６８で、インタフェースコントローラは、要求するポートにチャネル打切りコ
マンドを送り返して、そのポートがすでに切断されたことを確認する。その時に
、動作は完了する。

【００７８】並行シリアルインタコネクトの一般的な動作の例として、図７Ａ〜７Ｃは、第
１の機能ブロックから第２の機能ブロックへの基本的な読取り動作を行うために
、一対の機能ブロックの間で発行された見本のコマンドを図示する。例を簡単化
するために、各機能ブロックは４ビット長記憶アドレス空間（合計１６のアクセ
ス可能な記憶アドレス）を有し、最大１６のポートがインタコネクトに結合でき
るものと仮定する。この例では、７のポート識別子を持つ機能ブロックが、記憶
アドレス１４（０ｘ１１１０）から始めて、９のポート識別子を持つ機能ブロッ
クの２つの順次記憶アドレスの内容を読み出すことを要求する。ポート７の機能
ブロックは、これらの記憶アドレスの内容（これは、０ｘ０００００００１と０
ｘ００００００１０であると仮定する）が、記憶アドレス８（０ｘ１０００）か
ら始まる２つの順次記憶アドレスに書き込まれることを望む。

【００７９】図７Ａに示すように、読取り動作を行うために、ポート７と９の間にチャネル
が設定されなければならない。したがって、ポート７は、チャネル要求コマンド
をインタフェースコントローラに送り、ポート９との単一方向チャネルを要求す
ることを表示する。チヤネルが利用可能であると仮定して、その後あるときに（
「／／」のキャラクタで表されるように）、チャネル要求コマンドがインタフェ
ースコントローラによってポート９に送られ、そこにポート７がチャネルを要求
したことを表示する。ポート９が利用できると仮定して、ポートはＡＣＫ応答符
号を持つ接続応答コマンドをインタフェースコントローラに送り返し、それによ
り、インタフェースコントローラは接続応答コマンドを要求するポート７に送り
返し、ＡＣＫ符号を表示し、ポート９を識別することになる。その時に、チャネ
ルが設定される。

【００８０】次に、図７Ｂに示すように、ポート７に接続された機能ブロックはポート７の
コマンド入力線およびデータ入力線に読取り要求コマンドを出力する。存在する
チャネルに基づいて、インタフェースコントローラによって、情報がポート９の
コマンド出力線およびデータ出力線に直接送られる（別個に示されていない）。
読取り要求コマンドは、コマンド入力線上に０ｘ１１１０の目標アドレスおよび
０ｘ１０００のソースアドレスを指定し、データ入力線上に２データバイトを要
求することを表示する。

【００８１】その後のある時に、ポート９の機能ブロックは、ポート９のコマンド入力線お
よびデータ入力線上に書込みアドレスコマンドを出力して、読取り要求に応答す
る。情報は、インタフェースコントローラによって、直接ポート７のコマンド出
力線およびデータ出力線に送られる。書込みアドレスコマンドは、読取り要求コ
マンドで供給されたソースアドレスに対応する４ビットアドレス（アドレス０ｘ
１０００）がデータ入力線上にあることをコマンド入力線上に指定する。その時
に、書込みアドレスコマンドの直ぐ後に２つの書込みデータコマンドが続き、そ
の書込みデータコマンドの各々が、記憶アドレス０ｘ１１１０および０ｘ１１１
１のそれぞれの要求された内容を供給する。

【００８２】読取り／書込みコマンドの完了したときに、ポート７と９の間のチャネルは、
解放されるまで、引き続いて活動状態にある。したがって、図７Ｃに示すように
、ポート７の機能ブロックがチャネルはもう必要ないと決定したときに、チャネ
ル打切りコマンドがインタフェースコントローラに送られ、その後、そのインタ
フェースコントローラはポート７と９の両方にチャネル打切りコマンドを出力し
、その結果、チャネル資源が解放されることになる。その時に、読取り動作の処
理は完了する。

【００８３】留意すべきことであるが、情報がコマンド線およびデータ線の両方で送られる
各場合に、コマンド線の情報とデータ線の情報の間の位置合せを維持するために
、コマンド線（および、特にその内容）は各コマンドをフレーム化する。このよ
うにして、コマンドは可変長であることができる。もしくは、固定のコマンド長
を使用することができる。また、理解すべきことであるが、クロック信号もまた
全てのコマンドおよびデータ情報（図示しない）と共に伝送される。

【００８４】特定のポートおよび／またはチャネルが利用できない時に、存在するチャネル
を強制排除する様々な方法をサポートすることができる。例えば、暗黙強制排除
（implicit preemption）の動作をサポートすることができる。暗黙強制排除に
関しては、様々なポートはインタフェースコントローラ中に定義された、および
／またはインタフェースコントローラにプログラムされた調停方式の範囲内で優
先順位を変えることを許可される。例えば、他のポートよりもマスタポートを優
先させて、ホストが常に他の機能ブロックを強制排除することができるようにす
ることが望ましい場合が多い。

【００８５】暗黙強制排除動作時に行われる動作の基本的なシケーケンスを図８に１７０で
示す（動作のシーケンスは、図５の接続シーケンスでブロック１４４を取り替え
ることであると考えることができる）。このシーケンスでは、ポートＹは存在す
るチャネルでポートＺに既に接続されているが、ポートＸがポートＹとのチャネ
ルを要求している。ブロック１７２に示すように、正規の接続シーケンスの場合
のように、ポートＸの機能ブロックはポートＹに対するチャネル要求コマンドを
送り、それをインタフェースコントローラが受け取り、復号する。インタフェー
スコントローラは、ポートＹが既に接続されていると決定するが、ＮＡＫをポー
トＸに単に返さないで、インタフェースコントローラは、ブロック１７４で、ポ
ートＸはポートＺよりも高い優先順位であるかどうかを決定する。高い優先順位
でなければ、インタフェースコントローラは、ブロック１７６で、正規の処理を
再開し、基本的に、ＮＡＫの応答符号を持つ接続応答コマンドをポートＸに送る
。

【００８６】しかし、ポートＸがポートＺよりも高い優先順位である場合には、インタフェ
ースコントローラは、ブロック１７８で、ポートＹとＺにチャネル打切りコマン
ドを送って、存在するチャネル資源を解放する。次に、ブロック１８０で、イン
タフェースコントローラはチャネル要求コマンドをポートＹに送る。それにより
、ポートＹが最近チャネルから解放されたために、ＡＣＫ応答符号を持つ接続応
答コマンドがポートＹによって返されることになる。次に、ブロック１８２で、
インタフェースコントローラは、接続応答コマンドをポートＸに送って、新しい
チャネルを設定する。その時に、ポートＸとＹの間の通信が可能になる。

【００８７】暗黙強制排除に加えて、またはその代わりに、明示強制排除（explicit preem
ption）もまたサポートすることができる。明示強制排除では、不成功に終わっ
た接続の試みの後で、機能ブロックは別の機能ブロックを用いて割込みを要求す
る。この状態で、割込みを許可するかどうかについての決定は、インタフェース
コントローラではなくて目標機能ブロックが行う。インタフェースコントローラ
は、単に使者として作用して、機能ブロックに結合されたポート間で割込みおよ
び肯定応答を送る。

【００８８】例えば、図９は、１８５で、明示強制排除動作の一連の動作を図示する。ポー
トＸはポートＹに接続することを試みたが、そのポートがポートＺに結合されて
いたので、不成功であったと仮定して、ポートＸの機能ブロックは、インタフェ
ースコントローラを介して割込みサービス要求コマンドをポートＹに送る。次に
、ポートＹは、ブロック１８８で、割込みを受け入れるかどうかを決定する。こ
の決定は、一般に、ポートＹに接続された機能ブロック内に定義された特定の調
停方式に基づいている。機能ブロックが割込みを許可しないと決定すれば、ブロ
ック１９０で、ポートは、インタフェースコントローラを介して割込みサービス
応答コマンドをポートＸに送り返し、ＮＡＫの応答符号を表示する。このように
して、割込みは拒否される。

【００８９】しかし、機能ブロックが割込みを許可すると決定した場合は、ポートＹは、ブ
ロック１９２で、直ちに、インタフェースコントローラを介して、ポートＸに割
込みサービス応答コマンドを送り返し、ＡＣＫ応答符号を表示する。次に、ブロ
ック１９４で、ポートＹは、チャネル打切りコマンドをインタフェースコントロ
ーラに送り、これによって、インタフェースコントローラはポートＹをチャネル
から切断し、（適正であれば）上述のようにチャネルを解放することになる。ま
た、チャネル打切りコマンドは、確認としてポートＹにも返される。

【００９０】次に、ブロック１９６で、ポートＹは、ポートＸに対するチャネル要求コマン
ドを送り、図５に関して上で述べたようにしてポートＸとＹの間に新しいチャネ
ルを設定することになる。このように、割込みはサービスされ、ポートＸとＹの
間の通信が許可される。

【００９１】留意すべきことであるが、図示の実施形態では、サービスするポートを解放し
新しいチャネルを設定する前に、要求するポートに割込みサービス応答コマンド
を送り返すことが望ましい（必ずしも必要ではないが）。この構成の利点は、サ
ービスするポートが割込みのサービスを必要に応じて遅らせながら、要求するポ
ートが新しいチャネルの設定を待つように割込みがサービスされることを要求す
るポートに確認することができることである。例えば、ポートに入ってくる割込
みを待たせ、この構成による調停に従って処理することができる。

【００９２】理解すべきことであるが、インタフェースコントローラ、ポートおよび本明細
書で説明した機能ブロック（特に、本明細書で定義したポートインタフェース）
によって行われる様々な機能は、決して本発明の唯一の実施形態ではないので、
本発明は、このような本明細書で説明した実施形態だけに限定されるべきではな
い。さらに、理解すべきことであるが、インタフェースコントローラ、ポート、
ポートインタフェースおよび適切な論理回路の機能ブロックの機能性の実施形態
は、そのような構成要素のいずれかで実行される適当なプログラム符号の実施形
態と同様に、十分に、本開示の恩恵を受ける当業者の能力の範囲内にある。

【００９３】１つの例として、機能ブロック回路構成の１つの可能な実施形態を図１０に４
００で示す。回路構成４００は、ポートインタフェース論理４０３と同様に、機
能ブロックの主要な動作機能性を実施する機能ブロック論理４０２を含む。ポー
トインタフェースの機能性は、アドレス復号器／符号器ブロック４０４、データ
復号器／符号器ブロック４０６、読取り／書込み制御ブロック４０８、コマンド
制御ブロック４１０、クロックブロック４１２、書込みおよび読取りＦＩＦＯバ
ッファブロック４１４、４１６、要求／許可コントローラブロック４１８、デー
タフローコントローラブロック４２０、ＤＡＴＡ送信および受信の並直列変換回
路／直並列変換回路（ＳＥＲＤＥＳ）ブロック４２２、４２４、コマンドおよび
制御用符号器、および復号器ブロック４２６、４２８、およびクロック同期装置
／発生器ブロック４３０などの複数の論理ブロックの間に割り振られる。その他
の論理実施形態を代替えで使用することができる。

【００９４】本発明に係る並行シリアルインタコネクトは、多種多様な集積回路デバイスお
よび／またはコンピュータ、組込み型コントローラ、および他のプログラム可能
電子装置などの多種多様なデータ処理システムで使用することができる。例えば
、図１１は、任意のプログラム可能電子装置、およびプログラム可能電子装置の
開発環境さえも実際的に表すことができる例示的なデータ処理システム２００を
示す。データ処理システム２００は、同期式ダイナミックランダムアクセスメモ
リ（ＳＤＲＡＭ）２０４のような記憶装置とのインタフェースをとられたシステ
ムコントローラ２０２を含む。クロック発振器２０６およびＪｏｉｎｔＴｅｓ
ｔＡｕｔｏｍａｔｉｏｎＧｒｏｕｐ（ＪＴＡＧ）コネクタ２０８（装置の検
査および試験を行うために使用される）がコントローラとのインタフェースをと
られる。さらに、任意の数の外部装置がコントローラ２０２とのインフェースを
とられる可能性がある。例えば、とりわけ、ＲＳ２３２インタフェース２１０、
制御パネル２１１、赤外線トランシーバ２１２、ＵｎｉｖｅｒｓａｌＳｅｒｉ
ａｌＢｕｓ（ＵＳＢ）コネクタ２１４、ネットワークコネクタ２１６、ＩＥＥ
Ｅ１３９４コネクタ２１８およびＬＣＤ表示装置２２０である。ＡＳＢおよびＰ
ＣＩスロット２２１、２２２を介して、他の外部装置をシステムコントローラに
結合することができる。

【００９５】図１２に示すように、システムコントローラ２０２は、本発明に係る並行シリ
アルインタコネクトを使用して実現することができ、各機能ブロック内で定義さ
れたポートインタフェース２２６に結合されたシリアル相互接続２２５を介して
複数の機能ブロックとのインタフェースをとらえた複数のシリアルポート２２４
を制御するインタフェースコントローラ２２３を含む。コントローラ２０２は、
並行シリアルインタコネクトのホストとして機能する中央処理装置（ＣＰＵ）機
能ブロック２２８を含み、そのＣＰＵ２２８はポートインタフェース２２６がそ
の中で定義されているＤＭＡ／キャッシュブロック２３０を介してマスタポート
０を通ってインタフェースをとられている。追加の処理装置、例えば浮動小数点
装置２３２、がＣＰＵ２２８とのインタフェースをとられる可能性があり、他の
記憶装置、例えばＲＯＭ２３４がブロック２３０とのインタフェースをとられる
可能性がある。検査および試験は、ＪＴＡＧコネクタ２０８（図１１）とのイン
タフェースをとられているＪＴＡＧブロック２３６で処理される可能性がある。

【００９６】ポート１と２は、一対のポートインタフェース２２６を含むＳＤＲＡＭコント
ローラ機能ブロック２３８と相互接続されている。ポート３は、ＣＰＵ２２８で
ＪＡＶＡ（登録商標）言語バイトコードの処理を加速するために使用されるＪＡＶＡアクセラレータ機能ブロック２４０のとインタフェースをとるように図示されている（例えば、ＤａｖｉｄＲｏｓｓＥｖｏｙによって、１９９６年１１月２７日に提出された米国特許出願番号０８／７５７，４３０号に記載されている）。ポート４と５は、ＡＳＢおよびＰＣＩのインタフェースブロック２４４、２４６とのインタフェースをとられている。そのＡＳＢおよびＰＣＩのインタフェースブロック２４４、２４６は、それぞれＡＳＢおよびＰＣＩのスロット２２１、２２２とのインタフェースをとられている（図１１）。

【００９７】ポート６〜１１は、それぞれ、１６５５０／ＧＰＩＯ（ＧｅｎｅｒａｌＰｕ
ｒｐｏｓｅＩｎｐｕｔ／ｏｕｔｐｕｔ）機能ブロック２４８、赤外線インタフ
ェース機能ブロック２５０、ＵＳＢスレーブ機能ブロック２５２、Ｅｔｈｅｒｎ
ｅｔＭｅｄｉａＡｃｃｅｓｓＣｏｎｔｒｏｌ（ＭＡＣ）機能ブロック２５
４、１３９４インタフェース機能ブロック２５６、およびＬＣＤドライバー機能
ブロック２５８とのインタフェースをとられている。これらの機能ブロックの各
々は、図１１の適正な構成要素２１０〜２２０とのインタフェースをとられてい
る。

【００９８】図１３は、別の例示的なデータ処理システム、すなわち、ケーブルテレビジョ
ン放送からテレビジョンにディジタルビデオを配信するために使用されるセット
トップボックス３００を図示する。セットトップボックス３００は、ＳＤＲＡＭ
３０４とインタフェースがとられたコントローラ３０２を含む。また、制御パネ
ル３０６、クロック発振器３０８、ＪＴＡＧコネクタ３１０、赤外線トランシー
バ３１２、ビデオ出力コネクタ３１４、１３９４コネクタ３１６、３１８、ビデ
オ入力コネクタ３２０、および他のビデオ入力コネクタ３２２が、コントローラ
とのインタフェースをとられている。

【００９９】図１４に示すように、コントローラ３０２は、本発明に係る並行シリアルイン
タコネクトによってインタフェースをとられた複数の機能ブロックを介して、図
１３の様々な外部構成要素とのインタフェースをとられている。インタフェース
コントローラ３２４は、複数のシリアルポート３２６とのインタフェースをとら
れ、次に、その複数のシリアルポート３２６は、シリアル相互接続３２８および
各々の機能ブロックで定義されたポートインタフェース３３０を介して、機能ブ
ロックとのインタフェースをとられている。

【０１００】ＣＰＵ機能ブロック３３２は、ＤＭＡ／キャッシュブロック３３４を介してマ
スタポート０に接続され、並行シリアルインタコネクトのホストとして動作する
。また、追加の構成要素、例えばＦＰＵブロック３３６およびＲＯＭ３３８は、
ブロック３３２および３３４それぞれとのインタフェースをとられる可能性があ
る。ディジタルビデオ符号器（ＤＥＮＣ）機能ブロック３４０は、表示ブロック
３４２を介してポート１とのインタフェースをとられ、最終的には図１３のビデ
オ出力コネクタ３１４に接続される。ポート２は、中央サービス機能ブロック３
４４に結合されている。その中央サービス機能ブロック３４４は、図１３の構成
要素３０６〜３１２を含んだいくつかの中央サービスとのコントローラのインタ
フェースをとる。ポート３と４は、１３９４リンク機能ブロック３４６、３４８
に結合され、その１３９４リンク機能ブロック３４６、３４８は、それぞれコネ
クタ３１６、３１８に結合されている（図１３）。ポート５〜８は、それぞれ、
ＭＰＥＧ機能ブロック３５０、ケーブル伝送機能ブロック３５２、２Ｄ／３Ｄグ
ラフィックス機能ブロック３５４、およびディジタルビデオキャプチャ機能ブロ
ック３５６に結合されている。ブロック３５２と３５６は、それぞれコネクタ３
２０、３２２に結合されている（図１３）。

【０１０１】図１２、１４のコントローラ２０２、３０２のいずれかを設計するために、そ
の技術分野でよく知られているように、それに必要な各々の機能ブロックが適切
に組み立て配置される。各機能ブロック内に適切な汎用のポートインタフェース
があり、もしくは、ブロック外の汎用のポートインタフェースと機能ブロックの
Ｉ／Ｏ接続のインタフェースをとるように、カスタム回路を設計することができ
る。次に、設計中の機能ブロックを適当に相互接続するために必要な適当な数の
チャネルと適当な数のポートを備えたインタフェースコントローラを含む並行シ
リアルインタコネクトが設計に付け加えられる。次に、ポートと機能ブロックの
間に適切なシリアルコマンド／データ／クロックの入力／出力線を経路設定する
だけで、機能ブロックは互いにインタフェースをとられて並行シリアルインタコ
ネクトを形成することができる。

【０１０２】本発明に係る並行シリアルインタコネクトは、いくつかの独特の利点を提供す
る。第１に、マルチドロップバスインタフェースに比べて機能ブロックを相互接
続するために必要なワイヤードの数が減少するので、一般に、経路の混雑（rout
ing congestion）が軽減される。第２に、インタフェースが「フレーム化され」
、さらに、制御方式が符号化されるので、繰り返し使用性が向上する。第３に、
新しいシステム機能、特に新しい機能ブロック、を設計に追加することは、一般
に、インタフェースコントローラの設計に影響を及ぼすだけであり、殆んどまた
は全く修正なしで古いブロックを新しいブロックとともに使用することができる
ので、設計の繰返し使用が向上する。第４に、インタフェースコントローラが設
計で主要なデータルータになるので、データ保全性の試験および誤り修正の実施
は、一般に、インタフェースコントローラに対して行うだけでよい。第５に、機
能ブロック間にクロックを供給することで、１つまたは複数の機能ブロックは他
のブロックから独立して動作するが、設計全体は同期式になる。第６に、インタ
コネクトによって高伝送速度が可能なために、並外れて高いデータとピン数の比
が可能である。さらに、多数のチャネルを使用して、全体的なスループットが一
層向上する。

【０１０３】本発明の精神および範囲から逸脱することなしに、説明した実施形態に対して
様々な他の修正を行うことができる。したがって、本発明は添付した特許請求の
範囲の中に見出される。

【図面の簡単な説明】

【図１】本発明に係る集積回路デバイスの回路構成のブロック図である。

【図２】図１の回路構成中のインタフェースコントローラのブロック図である。

【図３】図２のインタフェースコントローラの３チャネルの実施形態のブロック図であ
る。

【図４】図２のインタフェースコントローラによって、システムリセット時に行われる
一連の動作を説明するフローチャートである。

【図５】図１の回路構成で、論理通信チャネルを設定するときに行われる一連の動作を
具体的に説明するフローチャートである。

【図６】図１の回路構成で、論理通信チャネルを解放するときに行われる一連の動作を
具体的に説明するフローチャートである。

【図７】図７Ａ、図７Ｂ、及び、図７Ｃは、それぞれ、論理チャネル設定時、設定され
たチャネル上で読取り要求を処理する時、及び、チャネル解放時における、２つ
のポート間の例示的なデータストリーム伝送を説明するタイミング図である。

【図８】図１の回路構成の暗黙強制排除の動作時に行われる一連の動作を具体的に説明
するフローチャートである。

【図９】図１の回路構成の明示強制排除の動作時に行われる一連の動作を具体的に説明
するフローチャートである。

【図１０】本発明に係る機能ブロックの回路構成における主要な論理構成要素のブロック
図である。

【図１１】本発明に係る開発環境データ処理システムのブロック図である。

【図１２】図１１の開発環境データ処理システム中のシステムコントローラのブロック図
である。

【図１３】本発明に係るセットトップボックス用データ処理システムのブロック図である
。

【図１４】図１３のセットトップボックス用データ処理システム中のセットトップボック
スのコントローラのブロック図である。

───────────────────────────────────────────────────── フロントページの続き (71)出願人Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ１， 5621 ＢＡＥｉｎｄｈｏｖｅｎ，ＴｈｅＮｅｔｈｅｒｌａｎｄｓ (72)発明者ジェドソン、アラン、レーマンアメリカ合衆国アリゾナ州、スコッツデール、ノース、シクスティーフォース、ストリート、12482 Ｆターム(参考） 5B061 BB01 FF01 PP05 RR07 SS01

Claims

【特許請求の範囲】

【請求項１】集積回路デバイス中の複数の機能ブロック相互のインタフェースをとる回路構
成であって、（ａ）各シリアルポートが、ポイント・ツー・ポイント接続を介して機能ブロ
ックに関連付けられかつ結合されて、それとの外部通信を可能にし、さらに各シ
リアルポートが別個のシリアルコマンドインタコネクト、シリアルデータインタ
コネクトおよびシリアルクロックインタコネクトを含む、複数のシリアルポート
と、（ｂ）前記複数のシリアルポートの各々に結合されたインタフェースコントロ
ーラであって、前記複数のシリアルポートの少なくとも２つを互いに選択的に結
合して、それらと関連付けられた前記機能ブロックの間に論理通信チャネルを定
義するように構成されているインタフェースコントローラと、を含む回路構成。
【請求項２】複数のポートインタフェースであって、関連付けられた前記シリアルポートと
前記機能ブロックとのインタフェースをとるように、機能ブロック内に配置され
かつその機能ブロックに結合されている、複数のポートインタフェースをさらに
含む、請求項１に記載の回路構成。
【請求項３】前記複数のシリアルポートの少なくとも１つのための前記シリアルコマンドイ
ンタコネクトおよびシリアルデータインタコネクトが、それぞれ、シリアルコマ
ンド入力線およびシリアルデータ入力線を含む、請求項１に記載の回路構成。
【請求項４】前記複数のシリアルポートの少なくとも１つのための前記シリアルコマンドイ
ンタコネクトおよびシリアルデータインタコネクトが、それぞれ、シリアルコマ
ンド出力線およびシリアルデータ出力線を含む、請求項１に記載の回路構成。
【請求項５】前記複数のシリアルポートの少なくとも１つに関して、その前記シリアルコマ
ンドインタコネクトが、別個のシリアルコマンド入力線とシリアルコマンド出力
線を含み、さらに、その前記シリアルデータインタコネクトが、別個のシリアル
データ入力線とシリアルデータ出力線を含む、請求項１に記載の回路構成。
【請求項６】前記複数のシリアルポートの少なくとも１つに関して、それの前記シリアルク
ロックインタコネクトが、別個のシリアルクロック入力線とシリアルクロック出
力線を含む、請求項１に記載の回路構成。
【請求項７】前記複数のシリアルポートの少なくとも１つのための前記シリアルコマンドイ
ンタコネクトおよびシリアルデータインタコネクトが、差動インタコネクトであ
る、請求項１に記載の回路構成。
【請求項８】前記複数のシリアルポートの少なくとも１つの前記シリアルコマンドインタコ
ネクトおよびシリアルデータインタコネクトが、シングル・エンド・インタコネ
クトである、請求項１に記載の回路構成。
【請求項９】前記インタフェースコントローラが、それと関連付けられた前記シリアルポー
トの前記コマンドインタコネクトを介して、機能ブロックから受け取られたコン
トローラコマンドに応答してシリアルポートを互いに選択的に結合するように構
成されている、請求項１に記載の回路構成。
【請求項１０】前記インタフェースコントローラが、さらに、それと関連付けられた前記シリ
アルポートの前記コマンドインタコネクトを介してソース機能ブロックと目標機
能ブロックの間に、機能ブロックコマンドを向けて、前記ソース機能ブロックが
前記目標機能ブロックを制御することができるようにするように構成されている
、請求項９に記載の回路構成。
【請求項１１】前記インタフェースコントローラが、さらに、要求するシリアルポートから受
け取られたチャネル要求を受け取り、少なくとも１つの目標シリアルポートにチ
ャネル要求を送り、前記目標シリアルポートから接続応答を受け取り、さらに前
記要求するシリアルポートに接続応答を送ることで、前記論理通信チャネルを設
定するように構成されている、請求項９に記載の回路構成。
【請求項１２】前記インタフェースコントローラが、さらに、前記目標シリアルノードからの
前記接続応答の許可表示に応答してだけ前記要求するシリアルポートによって要
求された論理通信チャネルを設定し、さらに、前記目標シリアルノードからの前
記接続応答の拒否表示に応答して前記要求するシリアルポートによって要求され
た論理通信チャネルの設定を拒絶するように構成されている、請求項１１に記載
の回路構成。
【請求項１３】前記インタフェースコントローラが、さらに、前記複数のシリアルポートの１
つから受け取ったチャネル打切りコマンドに応答して論理通信チャネルから少な
くとも１つのシリアルポートを解放するように構成されている、請求項１１に記
載の回路構成。
【請求項１４】前記インタフェースコントローラが、論理通信チャネルに結合された前記シリ
アルポートの少なくとも１つよりも優先順位の高い要求するシリアルポートから
受け取ったチャネル要求に応答して、前記論理通信チャネルを選択的に強制排除
するように構成されている、請求項９に記載の回路構成。
【請求項１５】前記インタフェースコントローラが、さらに、ソース機能ブロックと目標機能
ブロックの間に割込みコマンドを指示し、前記ソース機能ブロックが前記目標機
能ブロックのために設定された論理通信チャネルを強制排除することができるよ
うに構成されている、請求項１に記載の回路構成。
【請求項１６】前記インタフェースコントローラが、少なくとも２つの目標シリアルポートに
１つのソースシリアルポートを選択的に結合して、関連付けられた前記機能ブロ
ックの間に同報通信論理チャネルを定義するように構成されいる、請求項１に記
載の回路構成。
【請求項１７】前記インタフェースコントローラが、前記複数のシリアルポートの少なくとも
２つを互いに選択的に結合して、関連付けられた前記機能ブロックの間に第２の
論理通信チャネルを定義するように構成され、さらに、前記インタフェースコン
トローラが、前記第１と第２の論理通信チャネル上で情報を並行して伝送するよ
うに構成されている、請求項１に記載の回路構成。
【請求項１８】前記複数のシリアルポートの少なくとも１つが、シリアルコマンド入力線とシ
リアルデータ入力線、およびシリアルコマンド出力線とシリアルデータ出力線を
含み、さらに、前記インタフェースコントローラが、前記シリアルコマンド入力
線とシリアルデータ入力線を前記第１の論理通信チャネルに結合し、前記シリア
ルコマンド出力線とシリアルデータ出力線を前記第２の論理通信チャネルに結合
するように構成されている、請求項１７に記載の回路構成。
【請求項１９】前記インタフェースコントローラが、プログラム可能な調停方式を含む、請求
項１に記載の回路構成。
【請求項２０】前記インタフェースコントローラが、前記複数のシリアルポートの少なくとも
１つから前記調停方式を定義する調停データを受け取るように構成されている、
請求項１９に記載の回路構成。
【請求項２１】請求項１に記載の回路構成を含む集積回路デバイス。
【請求項２２】請求項１に記載の回路構成を含むデータ処理システム。
【請求項２３】請求項１に記載の回路構成を定義するハードウェア定義プログラム、および前
記ハードウェア定義プログラムを記録する信号記録媒体を含むプログラム製品。
【請求項２４】前記信号記録媒体が、伝送型媒体および記録可能媒体の少なくとも１つを含む
、請求項２３に記載のプログラム製品。
【請求項２５】集積回路デバイスの回路構成であって、前記回路構成が、（ａ）第１と第２の機能ブロックを含む複数の機能ブロックであって、各機能
ブロックがポートインタフェースを含む、複数の機能ブロックと、（ｂ）第１と第２のシリアルポートを含む複数のシリアルポートであって、各シリアルポートが、関連付けられた機能ブロックのポートインタフェースへのポイント・ツー・ポイント接続を介して機能ブロックに結合されて外部通信を可能にし、各シリアルポートが、シリアルコマンド入力線、シリアルコマンド出力線、シリアルデータ入力線、シリアルデータ出力線、クロック入力線、クロック出力線を含み、前記第１と第２のシリアルポートがそれぞれ前記第１と第２の機能ブロックと関連付けられた、複数のシリアルポートと、（ｃ）前記複数のシリアルポート各々に結合されたインタフェースコントロー
ラであって、前記第１のシリアルポートの前記コマンド出力線上で前記第１の機
能ブロックから受け取ったコントローラコマンドに応答して、前記第１と第２の
シリアルポートを互いに選択的に結合して、前記第１と第２の機能ブロックの間
に論理通信チャネルを定義するように構成されているインタフェースコントロー
ラと、を含む回路構成。
【請求項２６】集積回路デバイス中の複数の機能ブロックのインタフェースをとる方法であっ
て、各機能ブロックが、少なくとも１つのポイント・ツー・ポイントのシリアル
インタコネクトを介して、インタフェースコントローラの制御の下に、複数のシ
リアルポートの少なくとも１つに関連付けられ、かつ結合される方法であって、（ａ）複数のシリアルポートのうち、第１の機能ブロックと関連付けられた第
１のシリアルポートを通して、第１の機能ブロックから前記インタフェースコン
トローラにコマンドを伝送することで、前記複数の機能ブロックから第１と第２
の機能ブロックの間に、論理通信チャネルを設定することと、（ｂ）前記複数のシリアルポートのうち、前記第１のシリアルポートと前記第
２の機能ブロックと関連付けられた第２のシリアルポートとの間で、データを伝
送することで、第１と第２の機能ブロックの間でデータを通信することと、を含む方法。
【請求項２７】各シリアルインタコネクトが、別個のシリアルコマンド線とシリアルデータ線
を含む、請求項２６に記載の方法。
【請求項２８】前記第１と第２の機能ブロックの間でデータを通信することが、前記論理通信
チャネル上で前記第１と第２の機能ブロックの間に機能ブロックコマンドを指示
することを含む、請求項２６に記載の方法。
【請求項２９】前記論理通信チャネルを設定することが、（ａ）前記第１の機能ブロックから前記インタフェースコントローラにチャネ
ル要求コマンドを伝送することと、（ｂ）前記インタフェースコントローラから前記第２の機能ブロックにチャネ
ル要求コマンドを伝送することと、（ｃ）前記第２の機能ブロックから前記インタフェースコントローラに接続応
答を伝送することと、（ｄ）前記インタフェースコントローラから前記第１の機能ブロックに接続応
答を伝送することとを含む、請求項２６に記載の方法。
【請求項３０】前記論理通信チャネルを設定することが、前記第２の機能ブロックからの前記
接続応答が許可表示を含むかどうかを決定することをさらに含む、請求項２９に
記載の方法。
【請求項３１】（ａ）前記複数の機能ブロックの中の要求する機能ブロックから、前記複数の
機能ブロックの中の第２の論理通信チャネルが要求される目標機能ブロックを表
示するチャネル要求コマンドを伝送することと、（ｂ）前記目標機能ブロックから、拒否表示を含む接続応答を伝送することと
、（ｃ）前記接続応答の前記拒否表示に応答して前記第２の論理通信チャネルの
設定を拒否することとをさらに含む、請求項３０に記載の方法。
【請求項３２】前記複数の機能ブロックの１つから受け取ったチャネル打切りコマンドに応答
して前記論理通信チャネルから前記第１と第２の機能ブロックの少なくとも１つ
を解放することをさらに含む、請求項２９に記載の方法。
【請求項３３】前記第１と第２の機能ブロックの少なくとも１つよりも優先順位が高い第３の
機能ブロックから受け取ったチャネル要求コマンドに応答して、前記論理通信チ
ャネルを選択的に強制排除することをさらに含む、請求項２９に記載の方法。
【請求項３４】（ａ）第３の機能ブロックから前記第２の機能ブロックに割込みコマンドを指
示することと、（ｂ）前記第２の機能ブロックの優先順位方式に基づいて前記論理通信チャネ
ルを選択的に強制排除することとをさらに含む、請求項２６に記載の方法。
【請求項３５】前記論理通信チャネルを選択的に強制排除することが、（ａ）前記第１と第２の機能ブロックの間の前記第１の論理通信チャネルを解
放することと、（ｂ）前記第２の機能ブロックから前記インタフェースコントローラにコマン
ドを伝送することで、前記第２と第３の機能ブロックの間に第２の論理通信チャ
ネルを設定することとを含む、請求項３４に記載の方法。
【請求項３６】前記論理通信チャネルを設定することが、第３の機能ブロックを前記論理通信
チャネルに結合することをさらに含む、請求項２６に記載の方法。
【請求項３７】（ａ）前記複数の機能ブロックの少なくとも２つの間に第２の論理通信チャネ
ルを設定することと、（ｂ）前記第１の論理通信チャネル上でデータを通信することと並行して、前
記第２の論理通信チャネル上でデータを通信することとをさらに含む、請求項２
６に記載の方法。
【請求項３８】前記インタフェースコントローラを調停方式でプログラムすることをさらに含
む、請求項２６に記載の方法。
【請求項３９】前記インタフェースコントローラをプログラムすることが、前記複数の機能ブ
ロックの少なくとも１つから前記調停方式を定義する調停データを受け取ること
を含む、請求項３８に記載の方法。
【請求項４０】集積回路デバイスを設計する方法であって、（ａ）各々がポートインタフェースを含む複数の予め定義された機能ブロック
を回路構成に組み立てることと、（ｂ）インタフェースコントローラで制御される複数のシリアルポートを含む
シリアルインタコネクトであって、各シリアルポートが別個のシリアルコマンド
インタコネクト、シリアルデータインタコネクトおよびシリアルクロックインタ
コネクトを含むシリアルインタコネクトを、前記回路構成に加えることと、（ｃ）前記機能ブロックの前記ポートインタフェースと前記シリアルポートの
前記シリアルコマンドインタコネクト、シリアルデータインタコネクトおよびシ
リアルクロックインタコネクトとの間にそれぞれシリアルコマンド配線、シリア
ルデータ配線およびシリアルクロック配線を経路設定することで、各機能ブロッ
クを前記複数のシリアルポートの少なくとも１つと関連付けることを含む集積回
路デバイスを設計する方法。