JP2003296296A - マイクロコントローラ - Google Patents
マイクロコントローラInfo
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Abstract
(57)【要約】
【目的】 入力／出力ポートの状態をリアルタイムで制
御することが可能な半導体集積回路を提供する。 【構成】 マイコン１００は、入力／出力ポート（ポー
トＡ及びポートＢ）と、入力／出力ポートに関連付けさ
れ所定の機能を実行する周辺機能ブロック１０１及び１
０２と、クロック信号生成回路１０３と、機能選択ピン
１０４から入力されるモード信号をデコードし機能選択
信号を出力する機能選択デコーダ回路１０５と、機能選
択信号に応答して周辺機能ブロック１０１、１０２への
クロック信号ｃｌｏｃｋの供給／停止を制御するクロッ
ク信号制御手段１０６及び１０７と、機能選択信号に応
答してポートＡ、Ｂの機能設定を行うポート制御ブロッ
ク１０８及び１０９とを有する。
御することが可能な半導体集積回路を提供する。 【構成】 マイコン１００は、入力／出力ポート（ポー
トＡ及びポートＢ）と、入力／出力ポートに関連付けさ
れ所定の機能を実行する周辺機能ブロック１０１及び１
０２と、クロック信号生成回路１０３と、機能選択ピン
１０４から入力されるモード信号をデコードし機能選択
信号を出力する機能選択デコーダ回路１０５と、機能選
択信号に応答して周辺機能ブロック１０１、１０２への
クロック信号ｃｌｏｃｋの供給／停止を制御するクロッ
ク信号制御手段１０６及び１０７と、機能選択信号に応
答してポートＡ、Ｂの機能設定を行うポート制御ブロッ
ク１０８及び１０９とを有する。
Description
【０００１】
【発明の属する分野】本発明はマイクロコントローラに
係り、特に複数の機能ブロックを有するマイクロコント
ローラに関するものである。
係り、特に複数の機能ブロックを有するマイクロコント
ローラに関するものである。
【０００２】
【従来の技術】従来のマイクロコントローラは、複数の
入力／出力ポートごとに制御レジスタを設けることによ
り、複数の入力／出力ポートの各々に関連付けされた機
能ブロックへのクロック信号の供給／停止の制御を行っ
ていた。従来のマイクロコントローラでは、まず中央演
算処理装置（ＣＰＵ）がプログラム実行し、その実行結
果により制御レジスタの設定が行われていた。制御レジ
スタの設定が行われることにより、機能ブロックへのク
ロック信号の供給／停止の制御が行われていた。
入力／出力ポートごとに制御レジスタを設けることによ
り、複数の入力／出力ポートの各々に関連付けされた機
能ブロックへのクロック信号の供給／停止の制御を行っ
ていた。従来のマイクロコントローラでは、まず中央演
算処理装置（ＣＰＵ）がプログラム実行し、その実行結
果により制御レジスタの設定が行われていた。制御レジ
スタの設定が行われることにより、機能ブロックへのク
ロック信号の供給／停止の制御が行われていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
マイクロコントローラでは、複数の入力／出力ポートに
の各々に制御レジスタを設ける必要があり、マイクロコ
ントローラ全体の面積が大きくなるという問題があっ
た。また、リセット後、ＣＰＵがプログラムを実行する
までは制御レジスタの設定が行われず、リセット直後
は、各入力／出力ポートの機能設定が行われていない状
態となる。入力／出力ポートに接続されている外部ＩＣ
によっては、マイクロコントローラがリセットされた直
後から入力／出力ポートの設定が行われ所定の信号を出
力していなければならない場合がある。この場合、従来
のマイクロコントローラでは、リセット直後に所定の信
号を出力することができないという問題があった。
マイクロコントローラでは、複数の入力／出力ポートに
の各々に制御レジスタを設ける必要があり、マイクロコ
ントローラ全体の面積が大きくなるという問題があっ
た。また、リセット後、ＣＰＵがプログラムを実行する
までは制御レジスタの設定が行われず、リセット直後
は、各入力／出力ポートの機能設定が行われていない状
態となる。入力／出力ポートに接続されている外部ＩＣ
によっては、マイクロコントローラがリセットされた直
後から入力／出力ポートの設定が行われ所定の信号を出
力していなければならない場合がある。この場合、従来
のマイクロコントローラでは、リセット直後に所定の信
号を出力することができないという問題があった。
【０００４】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたものであり、その代表的なもの
は、外部から供給されるモード信号に応答して、機能ブ
ロックへのクロック信号の供給／停止の制御を行うクロ
ック信号制御手段を有する。
解決するためになされたものであり、その代表的なもの
は、外部から供給されるモード信号に応答して、機能ブ
ロックへのクロック信号の供給／停止の制御を行うクロ
ック信号制御手段を有する。
【０００５】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態に係るマイクロコントローラ
（以下、マイコンという）の構成を示す回路ブロック図
である。本実施の形態に係るマイコンは、複数の入力／
出力ポート（ポートＡ及びポートＢ）と、ポートＡ、Ｂ
の各々に関連付けされ、所定の機能を実行する複数の機
能ブロック（周辺機能ブロック１０１及び１０２）と、
周辺機能ブロック１０１及び１０２へ供給するクロック
信号ｃｌｏｃｋを生成するクロック信号生成手段（クロ
ック信号生成回路１０３）と、外部信号が入力される機
能選択ピン（モードピンともいう）１０４と、機能選択
ピン１０４を介して入力される外部信号（モード信号）
をデコードするデコード手段（機能選択デコーダ回路１
０５）と、機能選択デコーダ回路１０５から出力される
機能選択信号Ａ、Ｂに応答して、クロック信号生成回路
１０３からのクロック信号を選択的に周辺機能ブロック
１０１、１０２へ供給するクロック信号制御手段１０
６、１０７と、ポートＡを介して行われるデータの入力
／出力を制御するポート制御ブロック１０８と、ポート
Ｂを介して行われるデータの入力／出力を制御するポー
ト制御ブロック１０９とから構成される。
発明の第１の実施の形態に係るマイクロコントローラ
（以下、マイコンという）の構成を示す回路ブロック図
である。本実施の形態に係るマイコンは、複数の入力／
出力ポート（ポートＡ及びポートＢ）と、ポートＡ、Ｂ
の各々に関連付けされ、所定の機能を実行する複数の機
能ブロック（周辺機能ブロック１０１及び１０２）と、
周辺機能ブロック１０１及び１０２へ供給するクロック
信号ｃｌｏｃｋを生成するクロック信号生成手段（クロ
ック信号生成回路１０３）と、外部信号が入力される機
能選択ピン（モードピンともいう）１０４と、機能選択
ピン１０４を介して入力される外部信号（モード信号）
をデコードするデコード手段（機能選択デコーダ回路１
０５）と、機能選択デコーダ回路１０５から出力される
機能選択信号Ａ、Ｂに応答して、クロック信号生成回路
１０３からのクロック信号を選択的に周辺機能ブロック
１０１、１０２へ供給するクロック信号制御手段１０
６、１０７と、ポートＡを介して行われるデータの入力
／出力を制御するポート制御ブロック１０８と、ポート
Ｂを介して行われるデータの入力／出力を制御するポー
ト制御ブロック１０９とから構成される。
【０００６】ポートＡ、Ｂは、マイコン１００の外部か
らデータを入力し、又はマイコン１００の外部へデータ
を出力するためのポートである。周辺機能ブロック１０
１は、例えばシリアル入出力インタフェース等である。
周辺機能ブロック１０１は、クロック信号制御手段１０
６から供給されるクロック信号ｃｋ＿ａに同期して所定
の機能を実行し、その実行結果をポート制御ブロック１
０８へ出力する。周辺機能ブロック１０２は、例えばＤ
ＲＡＭコントローラ等である。周辺機能ブロック１０２
は、クロック信号制御手段１０７から供給されるクロッ
ク信号ｃｋ＿ｂに同期して所定の機能を実行し、その実
行結果をポート制御ブロック１０９へ出力する。クロッ
ク信号生成回路１０３は、例えば中央演算処理装置（Ｃ
ＰＵ）１１０の内部に設けられる。クロック信号生成回
路１０３は、クロック信号ｃｌｏｃｋを生成し、クロッ
ク信号制御手段１０６及び１０７へ出力する。機能選択
ピン１０４は外部信号（モード信号）を入力するための
ピンである。本実施の形態では、機能選択ピン１０４
は、端子ａ、端子ｂ、端子ｃ、端子ｄの４端子で構成さ
れる。
らデータを入力し、又はマイコン１００の外部へデータ
を出力するためのポートである。周辺機能ブロック１０
１は、例えばシリアル入出力インタフェース等である。
周辺機能ブロック１０１は、クロック信号制御手段１０
６から供給されるクロック信号ｃｋ＿ａに同期して所定
の機能を実行し、その実行結果をポート制御ブロック１
０８へ出力する。周辺機能ブロック１０２は、例えばＤ
ＲＡＭコントローラ等である。周辺機能ブロック１０２
は、クロック信号制御手段１０７から供給されるクロッ
ク信号ｃｋ＿ｂに同期して所定の機能を実行し、その実
行結果をポート制御ブロック１０９へ出力する。クロッ
ク信号生成回路１０３は、例えば中央演算処理装置（Ｃ
ＰＵ）１１０の内部に設けられる。クロック信号生成回
路１０３は、クロック信号ｃｌｏｃｋを生成し、クロッ
ク信号制御手段１０６及び１０７へ出力する。機能選択
ピン１０４は外部信号（モード信号）を入力するための
ピンである。本実施の形態では、機能選択ピン１０４
は、端子ａ、端子ｂ、端子ｃ、端子ｄの４端子で構成さ
れる。
【０００７】機能選択デコーダ回路１０５は、機能選択
ピン１０４を介して入力される外部信号をデコードし、
そのデコード結果（機能選択信号）を機能選択信号線１
２１を介してとしてクロック信号制御手段１０６、１０
７へ出力する。ここで、図２を参照して、機能選択ピン
に与えられる外部信号と機能選択デコーダ回路１０５の
デコード結果である機能選択信号との関係について説明
する。図２は、機能選択ピンの信号と機能選択信号との
関係を示す表である。例えば、機能選択ピンの各端子に
「Ａ，Ｂ，Ｃ，Ｄ」＝「“１”，“０”，“０”，
“０”」の信号が入力されたとき、機能選択デコーダ回
路１０５から出力される機能選択信号は「Ａ，Ｂ，Ｃ，
Ｄ」＝「“１”，“０”，“０”，“０”」となる。ま
た例えば、機能選択ピンの各端子に「Ａ，Ｂ，Ｃ，Ｄ」
＝「“０”，“１”，“０”，“０”」の信号が入力さ
れたとき、機能選択デコーダ回路１０５から出力される
機能選択信号は「Ａ，Ｂ，Ｃ，Ｄ」＝「“０”，
“１”，“０”，“０”」となる。
ピン１０４を介して入力される外部信号をデコードし、
そのデコード結果（機能選択信号）を機能選択信号線１
２１を介してとしてクロック信号制御手段１０６、１０
７へ出力する。ここで、図２を参照して、機能選択ピン
に与えられる外部信号と機能選択デコーダ回路１０５の
デコード結果である機能選択信号との関係について説明
する。図２は、機能選択ピンの信号と機能選択信号との
関係を示す表である。例えば、機能選択ピンの各端子に
「Ａ，Ｂ，Ｃ，Ｄ」＝「“１”，“０”，“０”，
“０”」の信号が入力されたとき、機能選択デコーダ回
路１０５から出力される機能選択信号は「Ａ，Ｂ，Ｃ，
Ｄ」＝「“１”，“０”，“０”，“０”」となる。ま
た例えば、機能選択ピンの各端子に「Ａ，Ｂ，Ｃ，Ｄ」
＝「“０”，“１”，“０”，“０”」の信号が入力さ
れたとき、機能選択デコーダ回路１０５から出力される
機能選択信号は「Ａ，Ｂ，Ｃ，Ｄ」＝「“０”，
“１”，“０”，“０”」となる。
【０００８】クロック信号制御手段１０６は、例えば論
理積回路（ＡＮＤ回路）で構成される。クロック信号制
御手段１０６の２入力端子のうち、一方の入力端子には
クロック信号ｃｌｏｃｋが入力され、他方の入力端子に
は機能選択信号Ａが入力される。ここでクロック信号制
御手段１０６は、機能選択信号Ａの論理値が“１”のと
き、入力されるクロック信号ｃｌｏｃｋと同波形のクロ
ック信号ｃｋ＿ａを出力し、周辺機能ブロック１０１へ
供給する。またクロック信号制御手段１０６は、機能選
択信号Ａの論理値が“０”のとき、論理値“０”の出力
を維持する。すなわち、クロック信号制御手段１０６
は、機能選択信号Ａが“１”のとき、周辺機能ブロック
１０１へクロック信号ｃｋ＿ａを供給し、機能選択信号
Ａが“０”のとき、周辺機能ブロック１０１へのクロッ
ク信号の供給を停止する。このように、クロック信号制
御手段１０６は、機能選択信号Ａに応答してクロック信
号生成回路１０３からのクロック信号ｃｌｏｃｋを選択
的に周辺機能ブロックＡへ供給する。
理積回路（ＡＮＤ回路）で構成される。クロック信号制
御手段１０６の２入力端子のうち、一方の入力端子には
クロック信号ｃｌｏｃｋが入力され、他方の入力端子に
は機能選択信号Ａが入力される。ここでクロック信号制
御手段１０６は、機能選択信号Ａの論理値が“１”のと
き、入力されるクロック信号ｃｌｏｃｋと同波形のクロ
ック信号ｃｋ＿ａを出力し、周辺機能ブロック１０１へ
供給する。またクロック信号制御手段１０６は、機能選
択信号Ａの論理値が“０”のとき、論理値“０”の出力
を維持する。すなわち、クロック信号制御手段１０６
は、機能選択信号Ａが“１”のとき、周辺機能ブロック
１０１へクロック信号ｃｋ＿ａを供給し、機能選択信号
Ａが“０”のとき、周辺機能ブロック１０１へのクロッ
ク信号の供給を停止する。このように、クロック信号制
御手段１０６は、機能選択信号Ａに応答してクロック信
号生成回路１０３からのクロック信号ｃｌｏｃｋを選択
的に周辺機能ブロックＡへ供給する。
【０００９】ロック信号制御手段１０７は、例えば論理
積回路（ＡＮＤ回路）で構成される。クロック信号制御
手段１０７の２入力端子のうち、一方の入力端子にはク
ロック信号ｃｌｏｃｋが入力され、他方の入力端子には
機能選択信号Ｂが入力される。ここでクロック信号制御
手段１０７は、機能選択信号Ｂの論理値が“１”のと
き、入力されるクロック信号ｃｌｏｃｋと同波形のクロ
ック信号ｃｋ＿ｂを出力し、周辺機能ブロック１０２へ
供給する。またクロック信号制御手段１０７は、機能選
択信号Ｂの論理値が“０”のとき、論理値“０”の出力
を維持する。すなわち、クロック信号制御手段１０７
は、機能選択信号Ｂが“１”のとき、周辺機能ブロック
１０２へクロック信号ｃｋ＿ｂを供給し、機能選択信号
Ｂが“０”のとき、周辺機能ブロック１０２へのクロッ
ク信号の供給を停止する。このように、クロック信号制
御手段１０７は、機能選択信号Ｂに応答してクロック信
号生成回路１０３からのクロック信号ｃｌｏｃｋを選択
的に周辺機能ブロックＢへ供給する。
積回路（ＡＮＤ回路）で構成される。クロック信号制御
手段１０７の２入力端子のうち、一方の入力端子にはク
ロック信号ｃｌｏｃｋが入力され、他方の入力端子には
機能選択信号Ｂが入力される。ここでクロック信号制御
手段１０７は、機能選択信号Ｂの論理値が“１”のと
き、入力されるクロック信号ｃｌｏｃｋと同波形のクロ
ック信号ｃｋ＿ｂを出力し、周辺機能ブロック１０２へ
供給する。またクロック信号制御手段１０７は、機能選
択信号Ｂの論理値が“０”のとき、論理値“０”の出力
を維持する。すなわち、クロック信号制御手段１０７
は、機能選択信号Ｂが“１”のとき、周辺機能ブロック
１０２へクロック信号ｃｋ＿ｂを供給し、機能選択信号
Ｂが“０”のとき、周辺機能ブロック１０２へのクロッ
ク信号の供給を停止する。このように、クロック信号制
御手段１０７は、機能選択信号Ｂに応答してクロック信
号生成回路１０３からのクロック信号ｃｌｏｃｋを選択
的に周辺機能ブロックＢへ供給する。
【００１０】ポート制御ブロック１０８は、ポートＡ出
力制御回路１１１と、１次機能出力制御レジスタ１１２
と、ポートＡ出力制御信号に応答して１次機能出力制御
回路１１２の出力若しくは周辺機能ブロック１０１の出
力のどちらか一方を出力するマルチプレクサ１１３と、
マルチプレクサ１１３の出力を受けその信号をポートＡ
へ出力する出力バッファ１１４と、ポートＡを介して外
部から入力される信号を内部回路へ伝える入力バッファ
１１５とから構成される。
力制御回路１１１と、１次機能出力制御レジスタ１１２
と、ポートＡ出力制御信号に応答して１次機能出力制御
回路１１２の出力若しくは周辺機能ブロック１０１の出
力のどちらか一方を出力するマルチプレクサ１１３と、
マルチプレクサ１１３の出力を受けその信号をポートＡ
へ出力する出力バッファ１１４と、ポートＡを介して外
部から入力される信号を内部回路へ伝える入力バッファ
１１５とから構成される。
【００１１】ポート制御ブロック１０９は、ポートＢ出
力制御回路１１６と、１次機能出力制御レジスタ１１７
と、ポートＢ出力制御信号に応答して１次機能出力制御
回路１１６の出力若しくは周辺機能ブロック１０２の出
力のどちらか一方を出力するマルチプレクサ１１８と、
マルチプレクサ１１８の出力を受けその信号をポートＢ
へ出力する出力バッファ１１９と、ポートＢを介して外
部から入力される信号を内部回路へ伝える入力バッファ
１２０とから構成される。
力制御回路１１６と、１次機能出力制御レジスタ１１７
と、ポートＢ出力制御信号に応答して１次機能出力制御
回路１１６の出力若しくは周辺機能ブロック１０２の出
力のどちらか一方を出力するマルチプレクサ１１８と、
マルチプレクサ１１８の出力を受けその信号をポートＢ
へ出力する出力バッファ１１９と、ポートＢを介して外
部から入力される信号を内部回路へ伝える入力バッファ
１２０とから構成される。
【００１２】次に、本実施の形態の係るマイコンの動作
について説明する。ここでは、例えば、周辺機能ブロッ
ク１０１が所定の機能を実行し、その結果をポートＡを
介して外部へ出力し、ポートＢを介して外部信号が入力
され、その外部信号を入力バッファ１２０が内部回路へ
取り込む場合のマイコンの動作について説明する。この
時、周辺機能ブロック１０２は非活性状態（動作を行っ
ていない状態）となる。
について説明する。ここでは、例えば、周辺機能ブロッ
ク１０１が所定の機能を実行し、その結果をポートＡを
介して外部へ出力し、ポートＢを介して外部信号が入力
され、その外部信号を入力バッファ１２０が内部回路へ
取り込む場合のマイコンの動作について説明する。この
時、周辺機能ブロック１０２は非活性状態（動作を行っ
ていない状態）となる。
【００１３】まず、機能選択ピン１０４の各端子に「端
子ａ，端子ｂ，端子ｃ，端子ｄ」＝「“１”，“０”，
“０”，“０”」の外部信号が入力される。機能選択デ
コーダ回路１０５は、機能選択ピン１０４を介して入力
された外部信号をデコードし、デコード結果を機能選択
信号Ａ、Ｂ、Ｃ、Ｄとして出力する。本実施の形態では
図２を参照して説明したように、「機能選択信号Ａ，
Ｂ，Ｃ，Ｄ」＝「“１”，“０”，“０”，“０”」と
なる。クロック信号制御手段１０６は、論理値“１”の
機能選択信号Ａに応答して、クロック信号ｃｋ＿ａを周
辺機能ブロック１０１へ供給する。クロック信号制御手
段１０７は、論理値“０” の機能選択信号Ｂに応答し
て、周辺機能ブロック１０７へのクロック信号の供給を
停止する。
子ａ，端子ｂ，端子ｃ，端子ｄ」＝「“１”，“０”，
“０”，“０”」の外部信号が入力される。機能選択デ
コーダ回路１０５は、機能選択ピン１０４を介して入力
された外部信号をデコードし、デコード結果を機能選択
信号Ａ、Ｂ、Ｃ、Ｄとして出力する。本実施の形態では
図２を参照して説明したように、「機能選択信号Ａ，
Ｂ，Ｃ，Ｄ」＝「“１”，“０”，“０”，“０”」と
なる。クロック信号制御手段１０６は、論理値“１”の
機能選択信号Ａに応答して、クロック信号ｃｋ＿ａを周
辺機能ブロック１０１へ供給する。クロック信号制御手
段１０７は、論理値“０” の機能選択信号Ｂに応答し
て、周辺機能ブロック１０７へのクロック信号の供給を
停止する。
【００１４】周辺機能ブロック１０１は、クロック信号
ｃｌｏｃｋ＿ａが供給され活性状態（動作している状
態）となり、所定の機能を実行する。本実施の形態で
は、周辺機能ブロック９０１は、＊＊＊機能を実行す
る。周辺機能ブロック１０２は、クロック信号ｃｋ＿ｂ
の供給が停止しているため、非活性状態（動作しない状
態）となっている。
ｃｌｏｃｋ＿ａが供給され活性状態（動作している状
態）となり、所定の機能を実行する。本実施の形態で
は、周辺機能ブロック９０１は、＊＊＊機能を実行す
る。周辺機能ブロック１０２は、クロック信号ｃｋ＿ｂ
の供給が停止しているため、非活性状態（動作しない状
態）となっている。
【００１５】まず、ポートＡを介して行われる信号の出
力動作について説明する。ポート制御ブロック１０８に
設けられたマルチプレクサ１１３は、機能選択信号Ａ
（論理値“１”）の反転信号（論理値“０”）に応答し
て、周辺機能ブロック１０１の出力信号を選択して出力
バッファ１１４に出力する。出力バッファ１１４は、ポ
ートＡ出力制御信号に応答して活性状態となり、ポート
Ａを介して周辺機能ブロック１０１からの信号を外部へ
出力する。次に、ポートＢを介する外部信号の入力動作
について説明する。クロック信号制御手段１０７は、論
理値“０”の機能選択信号Ｂに応答して周辺機能ブロッ
ク１０２へのクロック信号の供給を停止する。周辺機能
ブロック１０２は、クロック信号の供給が停止している
ため、非活性状態（動作しない状態）となる。。出力バ
ッファ１１９は、ポートＢ出力制御回路１１６から出力
されるポートＢ出力制御信号に応答して非活性状態とな
る。ここで、出力バッファ１１９が非活性状態となるこ
とによりポートＢを介する信号出力機能は停止するが、
ポートＢを介する外部信号の入力は可能である。ポート
Ｂを介してマイコン１００に入力された信号は、入力バ
ッファ１２０により内部回路へと送信される。
力動作について説明する。ポート制御ブロック１０８に
設けられたマルチプレクサ１１３は、機能選択信号Ａ
（論理値“１”）の反転信号（論理値“０”）に応答し
て、周辺機能ブロック１０１の出力信号を選択して出力
バッファ１１４に出力する。出力バッファ１１４は、ポ
ートＡ出力制御信号に応答して活性状態となり、ポート
Ａを介して周辺機能ブロック１０１からの信号を外部へ
出力する。次に、ポートＢを介する外部信号の入力動作
について説明する。クロック信号制御手段１０７は、論
理値“０”の機能選択信号Ｂに応答して周辺機能ブロッ
ク１０２へのクロック信号の供給を停止する。周辺機能
ブロック１０２は、クロック信号の供給が停止している
ため、非活性状態（動作しない状態）となる。。出力バ
ッファ１１９は、ポートＢ出力制御回路１１６から出力
されるポートＢ出力制御信号に応答して非活性状態とな
る。ここで、出力バッファ１１９が非活性状態となるこ
とによりポートＢを介する信号出力機能は停止するが、
ポートＢを介する外部信号の入力は可能である。ポート
Ｂを介してマイコン１００に入力された信号は、入力バ
ッファ１２０により内部回路へと送信される。
【００１６】以上詳細に説明したように、本実施の形態
に係るマイコンは、外部から供給されるモード信号に応
答して、機能ブロック（周辺機能ブロック１０１及び１
０２）へのクロック信号ｃｌｏｃｋの供給／停止の制御
を行うクロック信号制御手段１０６及び１０７とを有す
ることにより、複数の入力／出力ポートごとにクロック
信号の供給／停止を制御するレジスタを設ける必要がな
く、面積を縮小することができる。また、本実施の形態
に係るマイコンは、上述のクロック信号制御手段１０６
及び１０７を有することにより、マイコンのリセット直
後であってもモード信号に応答して即時に入力／出力ポ
ートの機能設定を行うことができ、マイコンのリセット
直後から入力／出力ポートに接続される外部ＩＣへ所定
の信号を出力することができる。
に係るマイコンは、外部から供給されるモード信号に応
答して、機能ブロック（周辺機能ブロック１０１及び１
０２）へのクロック信号ｃｌｏｃｋの供給／停止の制御
を行うクロック信号制御手段１０６及び１０７とを有す
ることにより、複数の入力／出力ポートごとにクロック
信号の供給／停止を制御するレジスタを設ける必要がな
く、面積を縮小することができる。また、本実施の形態
に係るマイコンは、上述のクロック信号制御手段１０６
及び１０７を有することにより、マイコンのリセット直
後であってもモード信号に応答して即時に入力／出力ポ
ートの機能設定を行うことができ、マイコンのリセット
直後から入力／出力ポートに接続される外部ＩＣへ所定
の信号を出力することができる。
【００１７】（第２の実施の形態）次に、本発明の第２
の実施の形態に係るマイクロコントローラについて説明
する。図３は、本発明の第２の実施の形態に係るマイク
ロコントローラ（以下、マイコンという）の構成を示す
回路ブロック図である。本実施の形態に係るマイコンに
おいて、図１に示した第１の実施の形態に係るマイコン
と異なる点は、クロック信号の供給が停止されている周
辺機能ブロックに対してＣＰＵからアクセスが行われた
場合に、その周辺機能ブロックに代わり応答信号を出力
するデフォルトスレーブブロック３０１が追加されてい
る点である。デフォルトスレーブブロック３０１は、ク
ロック信号の供給が停止されている周辺機能ブロックに
対してアクセスが行われた場合に、その周辺機能ブロッ
クに代わり、応答信号ＲＥＳＰ及びバスレディ信号ＲＥ
ＡＤＹを出力する機能を有する。
の実施の形態に係るマイクロコントローラについて説明
する。図３は、本発明の第２の実施の形態に係るマイク
ロコントローラ（以下、マイコンという）の構成を示す
回路ブロック図である。本実施の形態に係るマイコンに
おいて、図１に示した第１の実施の形態に係るマイコン
と異なる点は、クロック信号の供給が停止されている周
辺機能ブロックに対してＣＰＵからアクセスが行われた
場合に、その周辺機能ブロックに代わり応答信号を出力
するデフォルトスレーブブロック３０１が追加されてい
る点である。デフォルトスレーブブロック３０１は、ク
ロック信号の供給が停止されている周辺機能ブロックに
対してアクセスが行われた場合に、その周辺機能ブロッ
クに代わり、応答信号ＲＥＳＰ及びバスレディ信号ＲＥ
ＡＤＹを出力する機能を有する。
【００１８】ここで、図４を参照してデフォルトスレー
ブブロック３０１について詳細に説明する。図４は、デ
フォルトスレーブブロック３０１の構成を示す回路図で
ある。デフォルトスレーブブロック３０１は、アドレス
信号ＡＤＤＲのデコードを行うデコード部４０１と、機
能選択信号Ａ及びＢとデコード部４０１の出力信号とに
基づいて応答信号ＲＥＳＰを出力する論理回路部４０２
と、応答信号ＲＥＳＰに基づいてバスレディ信号ＲＥＡ
ＤＹを出力するバスレディ制御回路４０３とから構成さ
れる。
ブブロック３０１について詳細に説明する。図４は、デ
フォルトスレーブブロック３０１の構成を示す回路図で
ある。デフォルトスレーブブロック３０１は、アドレス
信号ＡＤＤＲのデコードを行うデコード部４０１と、機
能選択信号Ａ及びＢとデコード部４０１の出力信号とに
基づいて応答信号ＲＥＳＰを出力する論理回路部４０２
と、応答信号ＲＥＳＰに基づいてバスレディ信号ＲＥＡ
ＤＹを出力するバスレディ制御回路４０３とから構成さ
れる。
【００１９】デコード部４０１は、デコード回路４０
４、４０５及び４０６で構成される。本実施の形態にお
いて、デコード回路４０４は、アドレス信号ＡＤＤＲが
周辺機能ブロック１０１（図１）に対応するものである
とき論理値“１”の信号を出力し、アドレス信号ＡＤＤ
Ｒが周辺機能ブロック１０１に対応するものでないとき
論理値“０”の信号を出力する。デコード回路４０５
は、アドレス信号ＡＤＤＲが周辺機能ブロック１０２
（図１）に対応するものであるとき論理値“１”の信号
を出力し、アドレス信号ＡＤＤＲが周辺機能ブロック１
０２に対応するものでないとき論理値“０”の信号を出
力する。デコード回路４０６は、アドレス信号ＡＤＤＲ
が周辺機能ブロック１０１若しくは１０２のどちらにも
対応しないものであるとき論理値“１”の信号を出力
し、アドレス信号ＡＤＤＲが周辺機能ブロック１０１若
しくは１０２のどちらか一方に対応するものであるとき
論理値“０”の信号を出力する。
４、４０５及び４０６で構成される。本実施の形態にお
いて、デコード回路４０４は、アドレス信号ＡＤＤＲが
周辺機能ブロック１０１（図１）に対応するものである
とき論理値“１”の信号を出力し、アドレス信号ＡＤＤ
Ｒが周辺機能ブロック１０１に対応するものでないとき
論理値“０”の信号を出力する。デコード回路４０５
は、アドレス信号ＡＤＤＲが周辺機能ブロック１０２
（図１）に対応するものであるとき論理値“１”の信号
を出力し、アドレス信号ＡＤＤＲが周辺機能ブロック１
０２に対応するものでないとき論理値“０”の信号を出
力する。デコード回路４０６は、アドレス信号ＡＤＤＲ
が周辺機能ブロック１０１若しくは１０２のどちらにも
対応しないものであるとき論理値“１”の信号を出力
し、アドレス信号ＡＤＤＲが周辺機能ブロック１０１若
しくは１０２のどちらか一方に対応するものであるとき
論理値“０”の信号を出力する。
【００２０】論理回路部４０２は、論理積回路（ＡＮＤ
回路）４０７及び４０８と、論理和回路（ＯＲ回路）４
０９とから構成される。ＡＮＤ回路４０７は、機能選択
信号Ａの反転信号と、デコード回路４０４の出力信号と
を入力とする。ＡＮＤ回路４０８は、機能選択信号Ｂの
反転信号と、デコード回路４０５の出力信号とを入力と
する。ＯＲ回路４０９は、ＡＮＤ回路４０７の出力信号
と、ＡＮＤ回路４０８の出力信号と、デコード回路４０
６の出力信号とを入力とする。ＯＲ回路４０９の出力信
号である応答信号ＲＥＳＰは、ＡＮＤ回路４０７の出力
信号が論理値“１”の場合、若しくはＡＮＤ回路４０８
の出力信号が論理値“１”の場合、若しくはデコード回
路４０６の出力信号が論理値“１”の場合のいずれか１
つの場合に論理値“１”をとる。すなわち、応答信号Ｒ
ＥＳＰは、クロック信号の供給が停止している周辺機能
ブロック１０１に対してアクセスが行われた場合、若し
くはクロック信号の供給が停止している周辺機能ブロッ
ク１０２に対してアクセスが行われた場合、若しくはア
ドレス信号ＡＤＤＲに対応する周辺機能ブロックが存在
しない場合のいずれか１つの場合に異常アクセスである
ことを示す論理値“１”をとる。これらいずれにも該当
しない場合は論理値“０”をとる。
回路）４０７及び４０８と、論理和回路（ＯＲ回路）４
０９とから構成される。ＡＮＤ回路４０７は、機能選択
信号Ａの反転信号と、デコード回路４０４の出力信号と
を入力とする。ＡＮＤ回路４０８は、機能選択信号Ｂの
反転信号と、デコード回路４０５の出力信号とを入力と
する。ＯＲ回路４０９は、ＡＮＤ回路４０７の出力信号
と、ＡＮＤ回路４０８の出力信号と、デコード回路４０
６の出力信号とを入力とする。ＯＲ回路４０９の出力信
号である応答信号ＲＥＳＰは、ＡＮＤ回路４０７の出力
信号が論理値“１”の場合、若しくはＡＮＤ回路４０８
の出力信号が論理値“１”の場合、若しくはデコード回
路４０６の出力信号が論理値“１”の場合のいずれか１
つの場合に論理値“１”をとる。すなわち、応答信号Ｒ
ＥＳＰは、クロック信号の供給が停止している周辺機能
ブロック１０１に対してアクセスが行われた場合、若し
くはクロック信号の供給が停止している周辺機能ブロッ
ク１０２に対してアクセスが行われた場合、若しくはア
ドレス信号ＡＤＤＲに対応する周辺機能ブロックが存在
しない場合のいずれか１つの場合に異常アクセスである
ことを示す論理値“１”をとる。これらいずれにも該当
しない場合は論理値“０”をとる。
【００２１】バスレディ制御回路４０３は、応答信号Ｒ
ＥＳＰに応答してバスレディ信号ＲＥＡＤＹを出力す
る。バスレディ制御回路４０３は、応答信号ＲＥＳＰが
論理値“１”のときに、論理値“１”のバスレディ信号
ＲＥＡＤＹを出力する。すなわち、バスレディ制御回路
４０３は、異常アクセスである場合（応答信号ＲＥＳＰ
の論理値が“１”の場合）に、バスアクセスを終了する
ことを指示する論理値“１”のバスレディ信号ＲＥＡＤ
Ｙを出力する。
ＥＳＰに応答してバスレディ信号ＲＥＡＤＹを出力す
る。バスレディ制御回路４０３は、応答信号ＲＥＳＰが
論理値“１”のときに、論理値“１”のバスレディ信号
ＲＥＡＤＹを出力する。すなわち、バスレディ制御回路
４０３は、異常アクセスである場合（応答信号ＲＥＳＰ
の論理値が“１”の場合）に、バスアクセスを終了する
ことを指示する論理値“１”のバスレディ信号ＲＥＡＤ
Ｙを出力する。
【００２２】このように、デフォルトスレーブ回路３０
１は、クロック信号の供給が停止している周辺機能ブロ
ックに対してアクセスが行われた場合に、その周辺機能
ブロックに代わり、応答信号及ＲＥＳＰびバスレディ信
号ＲＥＡＤＹをＣＰＵ１１０に出力する。
１は、クロック信号の供給が停止している周辺機能ブロ
ックに対してアクセスが行われた場合に、その周辺機能
ブロックに代わり、応答信号及ＲＥＳＰびバスレディ信
号ＲＥＡＤＹをＣＰＵ１１０に出力する。
【００２３】次に、本実施の形態に係るマイコンの動作
について説明する。ここでは、クロック信号の供給が停
止された周辺機能ブロック１０１に対してアクセスが行
われた場合の動作について説明する。図４において、機
能選択ピン１０４の各端子に「端子Ａ，Ｂ，Ｃ，Ｄ」＝
「“１”，“０”，“０”，“０”」の外部信号が入力
される。機能選択デコーダ回路１０５は、機能選択ピン
１０４を介して入力された外部信号をデコードし、デコ
ード結果を機能選択信号として出力する。本実施の形態
では、「機能選択信号Ａ，Ｂ」＝「“１”，“０”」と
なる。クロック信号制御手段１０６は、論理値“１”の
機能選択信号Ａに応答して、クロック信号ｃｋ＿ａを周
辺機能ブロック１０１へ供給する。クロック信号制御手
段１０７は、論理値“０”の機能選択信号Ｂに応答し
て、周辺機能ブロックＢへのクロック信号ｃｋ＿ｂの供
給を停止する。周辺機能ブロック１０２は、クロック信
号ｃｋ＿ｂの供給が停止されているため、非活性状態
（動作しない状態）となっている。
について説明する。ここでは、クロック信号の供給が停
止された周辺機能ブロック１０１に対してアクセスが行
われた場合の動作について説明する。図４において、機
能選択ピン１０４の各端子に「端子Ａ，Ｂ，Ｃ，Ｄ」＝
「“１”，“０”，“０”，“０”」の外部信号が入力
される。機能選択デコーダ回路１０５は、機能選択ピン
１０４を介して入力された外部信号をデコードし、デコ
ード結果を機能選択信号として出力する。本実施の形態
では、「機能選択信号Ａ，Ｂ」＝「“１”，“０”」と
なる。クロック信号制御手段１０６は、論理値“１”の
機能選択信号Ａに応答して、クロック信号ｃｋ＿ａを周
辺機能ブロック１０１へ供給する。クロック信号制御手
段１０７は、論理値“０”の機能選択信号Ｂに応答し
て、周辺機能ブロックＢへのクロック信号ｃｋ＿ｂの供
給を停止する。周辺機能ブロック１０２は、クロック信
号ｃｋ＿ｂの供給が停止されているため、非活性状態
（動作しない状態）となっている。
【００２４】ここで、クロック信号ｃｋ＿ｂの供給が停
止している周辺機能ブロック１０２に対してアクセスが
行われた場合について説明する。ＣＰＵ１１０からアド
レス信号線３０２に周辺機能ブロック１０２に対応する
アドレス信号ＡＤＤＲが出力され、周辺機能ブロック１
０２に対するアクセスが行われる。しかし、この時、周
辺機能ブロック１０２にはクロック信号ｃｋ＿ｂが供給
されていないため、周辺機能ブロック１０２は所定の機
能を実行できないだけでなく、応答信号ＲＥＳＰ及びバ
スレディ信号ＲＥＡＤＹを出力することもできない。こ
こで、デフォルトスレーブ回路３０１が、周辺機能ブロ
ック１０２に代わりＣＰＵ１１０に対して応答信号ＲＥ
ＳＰ及びバスレディ信号ＲＥＡＤＹを出力する。ここ
で、デフォルトスレーブ回路３０１の動作について図３
及び４を参照して説明する。デフォルトスレーブ回路３
０１に設けられたデコード部１２０１には、周辺機能ブ
ロック９０２に対応するアドレス信号ＡＤＤＲが入力さ
れる。デコード部４０１は、入力されたアドレス信号Ａ
ＤＤＲをデコードする。デコード回路４０４は、アドレ
ス信号ＡＤＤＲが周辺機能ブロック１０１に対応するも
のでないため、論理値“０”の信号を出力する。デコー
ド回路４０５は、アドレス信号ＡＤＤＲが周辺機能ブロ
ック１０２に対応するものであるため、論理値“１”の
信号を出力する。デコード回路４０６はアドレス信号Ａ
ＤＤＲが周辺機能ブロック１０２に対応するものである
ため（アドレス信号ＡＤＤＲに対応する周辺機能ブロッ
クが存在するため）、論理値“０”の信号を出力する。
ＡＮＤ回路４０７には、デコード回路４０４の出力であ
る論理値“０”の信号と、機能選択回路Ａ（論理値
“１”）の反転信号（論理値“０”）とが入力される。
ＡＮＤ回路４０７は、これら２つの入力信号の論理積演
算を行い、論理値“０”の信号を出力する。ＡＮＤ回路
４０８には、デコード回路４０５の出力である論理値
“１”の信号と、機能選択信号Ｂ（論理値“０”）の反
転信号（論理値“１”）とが入力される。ＡＮＤ回路４
０８はこれら２つの入力信号の論理積演算を行い、論理
値“１”の信号を出力する。ＯＲ回路４０９は、ＡＮＤ
回路４０７の出力信号（論理値“０”）とＡＮＤ回路４
０８の出力信号（論理値“１”）とデコード回路４０６
の出力信号（論理値“０”）との論理和演算を行い、論
理値“１”の信号を出力する。このＯＲ回路４０９の出
力信号が応答信号ＲＥＳＰとなる。また、応答信号ＲＥ
ＳＰは、バスレディ制御回路４０３に入力される。バス
レディ制御回路４０３は、応答信号ＲＥＳＰに応答して
論理値“１”のバスレディ信号ＲＥＡＤＹを出力する。
ＣＰＵ１１０は、論理値“１”の応答信号ＲＥＳＰ及び
論理値“１”のバスレディ信号ＲＥＡＤＹに応答して周
辺機能ブロック１０２へのアクセスを終了する。
止している周辺機能ブロック１０２に対してアクセスが
行われた場合について説明する。ＣＰＵ１１０からアド
レス信号線３０２に周辺機能ブロック１０２に対応する
アドレス信号ＡＤＤＲが出力され、周辺機能ブロック１
０２に対するアクセスが行われる。しかし、この時、周
辺機能ブロック１０２にはクロック信号ｃｋ＿ｂが供給
されていないため、周辺機能ブロック１０２は所定の機
能を実行できないだけでなく、応答信号ＲＥＳＰ及びバ
スレディ信号ＲＥＡＤＹを出力することもできない。こ
こで、デフォルトスレーブ回路３０１が、周辺機能ブロ
ック１０２に代わりＣＰＵ１１０に対して応答信号ＲＥ
ＳＰ及びバスレディ信号ＲＥＡＤＹを出力する。ここ
で、デフォルトスレーブ回路３０１の動作について図３
及び４を参照して説明する。デフォルトスレーブ回路３
０１に設けられたデコード部１２０１には、周辺機能ブ
ロック９０２に対応するアドレス信号ＡＤＤＲが入力さ
れる。デコード部４０１は、入力されたアドレス信号Ａ
ＤＤＲをデコードする。デコード回路４０４は、アドレ
ス信号ＡＤＤＲが周辺機能ブロック１０１に対応するも
のでないため、論理値“０”の信号を出力する。デコー
ド回路４０５は、アドレス信号ＡＤＤＲが周辺機能ブロ
ック１０２に対応するものであるため、論理値“１”の
信号を出力する。デコード回路４０６はアドレス信号Ａ
ＤＤＲが周辺機能ブロック１０２に対応するものである
ため（アドレス信号ＡＤＤＲに対応する周辺機能ブロッ
クが存在するため）、論理値“０”の信号を出力する。
ＡＮＤ回路４０７には、デコード回路４０４の出力であ
る論理値“０”の信号と、機能選択回路Ａ（論理値
“１”）の反転信号（論理値“０”）とが入力される。
ＡＮＤ回路４０７は、これら２つの入力信号の論理積演
算を行い、論理値“０”の信号を出力する。ＡＮＤ回路
４０８には、デコード回路４０５の出力である論理値
“１”の信号と、機能選択信号Ｂ（論理値“０”）の反
転信号（論理値“１”）とが入力される。ＡＮＤ回路４
０８はこれら２つの入力信号の論理積演算を行い、論理
値“１”の信号を出力する。ＯＲ回路４０９は、ＡＮＤ
回路４０７の出力信号（論理値“０”）とＡＮＤ回路４
０８の出力信号（論理値“１”）とデコード回路４０６
の出力信号（論理値“０”）との論理和演算を行い、論
理値“１”の信号を出力する。このＯＲ回路４０９の出
力信号が応答信号ＲＥＳＰとなる。また、応答信号ＲＥ
ＳＰは、バスレディ制御回路４０３に入力される。バス
レディ制御回路４０３は、応答信号ＲＥＳＰに応答して
論理値“１”のバスレディ信号ＲＥＡＤＹを出力する。
ＣＰＵ１１０は、論理値“１”の応答信号ＲＥＳＰ及び
論理値“１”のバスレディ信号ＲＥＡＤＹに応答して周
辺機能ブロック１０２へのアクセスを終了する。
【００２５】以上詳細に説明したように、本実施の形態
に係るマイクロコントローラは、応答手段（デフォルト
スレーブブロック３０１）を有することにより、クロッ
ク信号の供給が停止されている機能ブロック（周辺機能
ブロック）に対してアクセスが行われた場合に、応答手
段（デフォルトスレーブブロック３０１）が非活性状態
となっている機能ブロック（周辺機能ブロック）に代わ
り応答信号を出力し、異常（エラー）アクセスを中止さ
せることが可能となる。異常（エラー）アクセスを中止
させることにより、異常（エラー）アクセス動作による
電力消費を防止することができる。
に係るマイクロコントローラは、応答手段（デフォルト
スレーブブロック３０１）を有することにより、クロッ
ク信号の供給が停止されている機能ブロック（周辺機能
ブロック）に対してアクセスが行われた場合に、応答手
段（デフォルトスレーブブロック３０１）が非活性状態
となっている機能ブロック（周辺機能ブロック）に代わ
り応答信号を出力し、異常（エラー）アクセスを中止さ
せることが可能となる。異常（エラー）アクセスを中止
させることにより、異常（エラー）アクセス動作による
電力消費を防止することができる。
【００２６】
【発明の効果】以上詳細に説明したように、本発明の代
表的なものによれば、外部から供給されるモード信号に
応答して、機能ブロックへの前記クロック信号の供給／
停止の制御を行うクロック信号制御手段を有するため、
従来のように複数の入力／出力ポートごとにクロック信
号の供給／停止を制御するレジスタを設ける必要がな
く、面積を縮小することができる。
表的なものによれば、外部から供給されるモード信号に
応答して、機能ブロックへの前記クロック信号の供給／
停止の制御を行うクロック信号制御手段を有するため、
従来のように複数の入力／出力ポートごとにクロック信
号の供給／停止を制御するレジスタを設ける必要がな
く、面積を縮小することができる。
【図１】本発明の第１の実施の形態に係るマイクロコン
トローラの構成を示す回路ブロック図
トローラの構成を示す回路ブロック図
【図２】機能選択ピンの信号と機能選択信号との関係を
示す表
示す表
【図３】本発明の第２の実施の形態に係るマイクロコン
トローラの構成を示す回路ブロック図
トローラの構成を示す回路ブロック図
【図４】デフォルトスレーブブロック３０１の構成を示
す回路図
す回路図
１００ マイコン
１０１ 周辺機能ブロック
１０２ 周辺機能ブロック
１０３ クロック信号生成回路
１０４ 機能選択ピン
１０５ 機能選択デコーダ回路
１０６ クロック信号制御手段
１０７ クロック信号制御手段
１０８ ポート制御ブロック
１０９ ポート制御ブロック
１１０ ＣＰＵ
１２１ 機能選択信号線
Claims (10)
- 【請求項１】 複数の入力／出力ポートと、 前記入力／出力ポートの各々に関連付けされ、所定の機
能を実行する複数の機能ブロックと、 前記各機能ブロックへ供給するクロック信号を生成する
クロック信号生成手段と、 外部から供給されるモード信号に応答して、前記機能ブ
ロックへの前記クロック信号の供給／停止の制御を行う
クロック信号制御手段とを有することを特徴とするマイ
クロコントローラ。 - 【請求項２】 請求項１記載のマイクロコントローラは
さらに、前記モード信号をデコードし、デコード結果を
機能選択信号として出力するデコード手段を有し、 前記クロック信号制御手段は、前記機能選択信号に応答
して前記機能ブロックへの前記クロック信号の供給／停
止を制御することを特徴とする。 - 【請求項３】 複数の入力／出力ポートと、 前記入力／出力ポートの各々に関連付けされ、所定の機
能を実行する複数の機能ブロックと、 前記各機能ブロックへ供給するクロック信号を生成する
クロック信号生成手段と、 外部から供給されるモード信号に応答して、前記機能ブ
ロックへの前記クロック信号の供給／停止の制御を行う
クロック信号制御手段と、 前記クロック信号の供給が停止されている機能ブロック
に対してアクセスが行われた場合、該機能ブロックに代
わり、アクセスがエラーであることを示す応答信号を出
力する応答手段とを有することを特徴とするマイクロコ
ントローラ。 - 【請求項４】 請求項３記載のマイクロコントローラ
は、さらに前記機能ブロックにアドレス信号を出力する
中央演算処理装置を有し、 前記応答手段は、前記アドレス信号と前記モード信号と
に基づいて前記応答信号を出力することを特徴とする。 - 【請求項５】 前記応答手段は、前記応答信号を前記中
央演算処理装置へ出力し、前記機能ブロックに対するア
クセスの中止を指示することを特徴とする請求項４記載
のマイクロコントローラ。 - 【請求項６】 前記応答手段は、前記アドレス信号をデ
コードするデコード回路と、該デコード回路の出力信号
と前記機能選択信号とに基づいて前記応答信号を出力す
る論理回路部とから構成されることを特徴とする請求項
４記載のマイクロコントローラ。 - 【請求項７】 請求項３記載のマイクロコントローラ
は、さらに前記モード信号をデコードし、デコード結果
を機能選択信号として出力するデコード手段を有し、 前記クロック信号制御手段は、前記機能選択信号に応答
して前記機能ブロックへの前記クロック信号の供給／停
止を制御することを特徴とする。 - 【請求項８】 請求項７記載のマイクロコントローラ
は、さらに前記機能ブロックにアドレス信号を出力する
中央演算処理装置を有し、 前記応答手段は、前記アドレス信号と前記モード信号と
に基づいて前記応答信号を出力することを特徴とする。 - 【請求項９】 前記応答手段は、前記応答信号を前記中
央演算処理装置へ出力し、前記機能ブロックに対するア
クセスの中止を指示することを特徴とする請求項８記載
のマイクロコントローラ。 - 【請求項１０】 前記応答手段は、前記アドレス信号を
デコードするデコード回路と、該デコード回路の出力信
号と前記機能選択信号とに基づいて前記応答信号を出力
する論理回路部とから構成されることを特徴とする請求
項８記載のマイクロコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002113243A JP2003296296A (ja) | 2002-01-30 | 2002-04-16 | マイクロコントローラ |
| US10/351,527 US7058842B2 (en) | 2002-01-30 | 2003-01-27 | Microcontroller with multiple function blocks and clock signal control |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-21297 | 2002-01-30 | ||
| JP2002021297 | 2002-01-30 | ||
| JP2002113243A JP2003296296A (ja) | 2002-01-30 | 2002-04-16 | マイクロコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003296296A true JP2003296296A (ja) | 2003-10-17 |
Family
ID=27615720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002113243A Pending JP2003296296A (ja) | 2002-01-30 | 2002-04-16 | マイクロコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7058842B2 (ja) |
| JP (1) | JP2003296296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8283663B2 (en) | 2006-03-02 | 2012-10-09 | Renesas Electronics Corporation | Multichip device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250650A (ja) * | 2004-03-02 | 2005-09-15 | Nec Electronics Corp | マルチレイヤシステム及びクロック制御方法 |
| US9014047B2 (en) * | 2007-07-10 | 2015-04-21 | Level 3 Communications, Llc | System and method for aggregating and reporting network traffic data |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121519A (ja) * | 1982-12-28 | 1984-07-13 | Fujitsu Ltd | 入出力制御装置におけるクロツク停止制御方式 |
| JPS6486224A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Standby device for microcomputer |
| JPH04143819A (ja) * | 1989-12-15 | 1992-05-18 | Hitachi Ltd | 消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ |
| JPH06161938A (ja) * | 1992-11-24 | 1994-06-10 | Oki Electric Ind Co Ltd | 入出力装置の制御方式 |
| US5761466A (en) * | 1994-05-09 | 1998-06-02 | Lsi Logic Corporation | Soft programmable single-cycle/pipelined micro-programmed control system |
| JP3468592B2 (ja) * | 1994-08-10 | 2003-11-17 | 富士通株式会社 | クロック信号発生回路 |
| KR0142968B1 (ko) * | 1995-06-30 | 1998-08-17 | 김광호 | 반도체 메모리 장치의 클럭 발생 장치 |
| US5847450A (en) * | 1996-05-24 | 1998-12-08 | Microchip Technology Incorporated | Microcontroller having an n-bit data bus width with less than n I/O pins |
| US6100732A (en) * | 1997-06-20 | 2000-08-08 | Sun Microsystems, Inc. | Phase enable and clock generation circuit |
| US6145020A (en) * | 1998-05-14 | 2000-11-07 | Advanced Technology Materials, Inc. | Microcontroller incorporating an enhanced peripheral controller for automatic updating the configuration date of multiple peripherals by using a ferroelectric memory array |
| US6317804B1 (en) * | 1998-11-30 | 2001-11-13 | Philips Semiconductors Inc. | Concurrent serial interconnect for integrating functional blocks in an integrated circuit device |
| JP2000347761A (ja) * | 1999-06-02 | 2000-12-15 | Alps Electric Co Ltd | 制御回路 |
| US6496938B1 (en) * | 2000-02-11 | 2002-12-17 | Compaq Information Technologies Group Lp | Enhanced PCI clock control architecture |
| US6825689B1 (en) * | 2000-10-26 | 2004-11-30 | Cypress Semiconductor Corporation | Configurable input/output interface for a microcontroller |
| US7007181B2 (en) * | 2002-04-23 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Microcontroller |
-
2002
- 2002-04-16 JP JP2002113243A patent/JP2003296296A/ja active Pending
-
2003
- 2003-01-27 US US10/351,527 patent/US7058842B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8283663B2 (en) | 2006-03-02 | 2012-10-09 | Renesas Electronics Corporation | Multichip device |
Also Published As
| Publication number | Publication date |
|---|---|
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