JPS59121519A - 入出力制御装置におけるクロツク停止制御方式 - Google Patents
入出力制御装置におけるクロツク停止制御方式Info
- Publication number
- JPS59121519A JPS59121519A JP57228630A JP22863082A JPS59121519A JP S59121519 A JPS59121519 A JP S59121519A JP 57228630 A JP57228630 A JP 57228630A JP 22863082 A JP22863082 A JP 22863082A JP S59121519 A JPS59121519 A JP S59121519A
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- JP
- Japan
- Prior art keywords
- channel
- clock signal
- control part
- stopped
- section
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、クロック停止制御方式に関し、特に、情報処
理装置に、該情報処理装置内のチャネル部を介して接続
されるとともに、所定の論理条件の発生により自装置内
のクロック・ｆｉ号を停止させるよう構成された入出力
制御装置におけるクロック停止制御方式に関する。
理装置に、該情報処理装置内のチャネル部を介して接続
されるとともに、所定の論理条件の発生により自装置内
のクロック・ｆｉ号を停止させるよう構成された入出力
制御装置におけるクロック停止制御方式に関する。
（ロ）従来技術と問題点
一般に、各種の制御装置において、異常発生時にその原
因等を究明するために各種の制御信号が特定の条件にな
ったどき、すなわち条件が成立したとき当該制御装置を
制御しているクロック信号を停止さぜ、全制御回路の動
作を停止させる方式が採用されている。
因等を究明するために各種の制御信号が特定の条件にな
ったどき、すなわち条件が成立したとき当該制御装置を
制御しているクロック信号を停止さぜ、全制御回路の動
作を停止させる方式が採用されている。
従来の一般的万式によれば、装置の全制御回路が同時に
停止するため、各制御回路の状態を、時間的位相差を生
じることなく、観測できることが１つの特徴となってい
る。
停止するため、各制御回路の状態を、時間的位相差を生
じることなく、観測できることが１つの特徴となってい
る。
しかしながら、全制御回路の動作を停止させた場合、情
報処理装置のチャネル部に接続された入出力制御装置に
おいては、動作上問題点が発生する。
報処理装置のチャネル部に接続された入出力制御装置に
おいては、動作上問題点が発生する。
すなわち、入出力制御装置内のチャネルインクフェース
制御部がポスト情報処理装置のチャネル部と接続状態中
（起動、データ転送またはステータス転送シーケンス中
）に当該チャネルインクフェース制御部のりｏ ７りが
停止すると、以降動作が中断するためにチャネル部吉の
定められた接続手順にもとづいた動作が実行できず、チ
ャネル異常が生じ、場合によっては情報処理装置全体の
シスデムダウンを招くことになる。
制御部がポスト情報処理装置のチャネル部と接続状態中
（起動、データ転送またはステータス転送シーケンス中
）に当該チャネルインクフェース制御部のりｏ ７りが
停止すると、以降動作が中断するためにチャネル部吉の
定められた接続手順にもとづいた動作が実行できず、チ
ャネル異常が生じ、場合によっては情報処理装置全体の
シスデムダウンを招くことになる。
（ハ）発明の目的
本発明は、上記問題点を解決し、ンステムタウンを招く
ことなく入出力制御装置のクロック停止制御を行えるよ
うにすることを目的としている。
ことなく入出力制御装置のクロック停止制御を行えるよ
うにすることを目的としている。
に）発明の構成
上記目的を達成するために本発明は、情報処理装置に、
該情報処理装置内のチャネル部を介して接続されると吉
もに、所定の論理条件の発生により自装置内のクロック
信号を停止させるよう構成された入出力制御装置におい
て、上記チャネル部との接続制御を行うチャネルインタ
フェース制御部の状態を識別する手段と、上記チャネル
インタフェース制御部が上記チャネル部と接続動作中で
ない場合には上記条件発生により直ちにクロック信号停
止を行い、接続動作中の場合には上記条件発生以後であ
って当該接続動作完了後直ちにクロック信号停止を行う
手段と、上記クロック信号停止時においても部分的にク
ロック信号を供給され上記チャネル部からの起動に対し
てビジー状態情報を応答可能に構成されたチャネルイン
タフェース補助制御手段と、上記クロック信号停止後は
上記チャネル部との接続を上記チャネルインタフェース
制御部から上記チャネルインタフェース補助制御手段に
切替える手段とをそなえ、クロック信号停止後における
上記チャネル部からの起動に対しては上記チャネルイン
タフェース補助制御手段が動作し、上記チャネル部に対
して正常に応答動作を行うよう構成したことを特徴とす
る。
該情報処理装置内のチャネル部を介して接続されると吉
もに、所定の論理条件の発生により自装置内のクロック
信号を停止させるよう構成された入出力制御装置におい
て、上記チャネル部との接続制御を行うチャネルインタ
フェース制御部の状態を識別する手段と、上記チャネル
インタフェース制御部が上記チャネル部と接続動作中で
ない場合には上記条件発生により直ちにクロック信号停
止を行い、接続動作中の場合には上記条件発生以後であ
って当該接続動作完了後直ちにクロック信号停止を行う
手段と、上記クロック信号停止時においても部分的にク
ロック信号を供給され上記チャネル部からの起動に対し
てビジー状態情報を応答可能に構成されたチャネルイン
タフェース補助制御手段と、上記クロック信号停止後は
上記チャネル部との接続を上記チャネルインタフェース
制御部から上記チャネルインタフェース補助制御手段に
切替える手段とをそなえ、クロック信号停止後における
上記チャネル部からの起動に対しては上記チャネルイン
タフェース補助制御手段が動作し、上記チャネル部に対
して正常に応答動作を行うよう構成したことを特徴とす
る。
（ホ）発明の実施例
第」図は、実施例のデータ処理システムの要部ブロック
図であり、図中、１はホスト中央処理装置（ＣＰ Ｕ
） 、２はチャネル、３は入出力制御装置であび通信制
御処理装置、４はチャネルインタフェース制御部、５は
主制御部、６はメモリ部、７は回線制御部、８は回線対
応部、９は回線である。
図であり、図中、１はホスト中央処理装置（ＣＰ Ｕ
） 、２はチャネル、３は入出力制御装置であび通信制
御処理装置、４はチャネルインタフェース制御部、５は
主制御部、６はメモリ部、７は回線制御部、８は回線対
応部、９は回線である。
第２図は、第１図図示実施例における本発明に関係する
部分の詳細ブロック図である。第２図において、第１図
と同一番号のものは同一のもの、１０は制御部、１１は
クロック停止制御部、１２はバス切替部、１３はドライ
バ・レシーバ部、１４はチャネルインタフェース補助制
御部、１５はクロック停止指示フリップフロップ、１６
はチャネル接続動作中指示フリッフロツプ、１７〜２１
はアンド回路、２２．２３は反転回路、２４はオア回路
、２５はリクエスト・イン（Ｒｅｑｕｅｓｔ Ｉｎ）信
号線、２６はオペレーショナル−イン（Ｑｐｅｒａｔｉ
ｏｎａｌＩｎ）信号線、２７はクロック停止指示信号線
である。
部分の詳細ブロック図である。第２図において、第１図
と同一番号のものは同一のもの、１０は制御部、１１は
クロック停止制御部、１２はバス切替部、１３はドライ
バ・レシーバ部、１４はチャネルインタフェース補助制
御部、１５はクロック停止指示フリップフロップ、１６
はチャネル接続動作中指示フリッフロツプ、１７〜２１
はアンド回路、２２．２３は反転回路、２４はオア回路
、２５はリクエスト・イン（Ｒｅｑｕｅｓｔ Ｉｎ）信
号線、２６はオペレーショナル−イン（Ｑｐｅｒａｔｉ
ｏｎａｌＩｎ）信号線、２７はクロック停止指示信号線
である。
第３図は、実施例においてチャネルとの接続動作中にク
ロック停止指示が発生した場合のチャネルインタフェー
ス信号のタイムチャートの１例を示す図である。
ロック停止指示が発生した場合のチャネルインタフェー
ス信号のタイムチャートの１例を示す図である。
以下に図面を参照しつつ、実施例の動作を説明する。
主制御部５にてクロック停止条件が検出されると、主制
御部５はクロック停止指示信号線２７によりクロック停
止制御部■１ヘクロツク停止を指示する。この結果、ク
ロック停止制御部１１においてはクロック停止指示フリ
ップフロップ１５がセット状態とされ、”１”を出力す
る。
御部５はクロック停止指示信号線２７によりクロック停
止制御部■１ヘクロツク停止を指示する。この結果、ク
ロック停止制御部１１においてはクロック停止指示フリ
ップフロップ１５がセット状態とされ、”１”を出力す
る。
このとき、チャネル２との接続動作中であれば、チャネ
ルインタフェース信号のうち、リクエスト・イン（Ｒｅ
ｑｕｅｓｔ Ｉｎ）４１号またはオペレーショナル・イ
ン（Ｑｐｅｒａｔｉｏｎａｌ Ｉｎ）信号のいずれかが
オンとなっており、リクエスト・イン偏号紳２５才たは
オペレーショナル舎イン信号線２６によってチャネル接
続動作中指示フリップフロップ１６はセット状態とされ
ている。したがって、アンド回路１７の出力は０”″の
ままであり、バス切替部１２においてはアンド回路１８
．１９がオン、アンド回路２０．２１がオフのまま吉な
り、ドライバ・レシーバ部１１３を経由するチャネル２
との間の各種信号は制御部１０との間で授受されつづけ
る。
ルインタフェース信号のうち、リクエスト・イン（Ｒｅ
ｑｕｅｓｔ Ｉｎ）４１号またはオペレーショナル・イ
ン（Ｑｐｅｒａｔｉｏｎａｌ Ｉｎ）信号のいずれかが
オンとなっており、リクエスト・イン偏号紳２５才たは
オペレーショナル舎イン信号線２６によってチャネル接
続動作中指示フリップフロップ１６はセット状態とされ
ている。したがって、アンド回路１７の出力は０”″の
ままであり、バス切替部１２においてはアンド回路１８
．１９がオン、アンド回路２０．２１がオフのまま吉な
り、ドライバ・レシーバ部１１３を経由するチャネル２
との間の各種信号は制御部１０との間で授受されつづけ
る。
この後、チャネル２との間のインタフェース動作が終了
すると、オペレーショナル・イン信号、リクエスト・イ
ン信号がともにオフとなり、チャネル接続動作中指示フ
リップフロップ１６はリセットされる。
すると、オペレーショナル・イン信号、リクエスト・イ
ン信号がともにオフとなり、チャネル接続動作中指示フ
リップフロップ１６はリセットされる。
これにより、アンド回路１７の出力が１”となり、制御
部１０ヘクロソク停止信号が送出されると吉もに、チャ
ネルインタフェース補助制御１部１４へ動作開始指示信
号が送出される。さらに、バス切替部１２においては、
アンド回路１８．１’！Ｊがオフ、アンド回路２０．２
１がオンとなり、以後、チャネル２から送出される信号
はチャネルインタフェース補助制御部１４へ入力される
。チャネルインタフェース補助制御部１４は、アンド回
路１７の出力が”１”となっても、クロック停止を受け
ず常に動作可能なように構成されており、かつ、チャネ
ル２からの起動に対しては、いわゆるビジー状態情報を
返送するよう構成されている。このため、チャネル２は
正常に動作できこれによりシステムダウンを未然に防止
することができる。
部１０ヘクロソク停止信号が送出されると吉もに、チャ
ネルインタフェース補助制御１部１４へ動作開始指示信
号が送出される。さらに、バス切替部１２においては、
アンド回路１８．１’！Ｊがオフ、アンド回路２０．２
１がオンとなり、以後、チャネル２から送出される信号
はチャネルインタフェース補助制御部１４へ入力される
。チャネルインタフェース補助制御部１４は、アンド回
路１７の出力が”１”となっても、クロック停止を受け
ず常に動作可能なように構成されており、かつ、チャネ
ル２からの起動に対しては、いわゆるビジー状態情報を
返送するよう構成されている。このため、チャネル２は
正常に動作できこれによりシステムダウンを未然に防止
することができる。
上記動作説明は、チャネルとの接続動作中に、クロック
停止条件が成立した場合の例であるが、チャネルと論理
的に接続されていない状態で、クロック停止条件が成立
した場合は直ちに制御部１０ヘクロツタ停止指示が送出
されるとともに、バス切替部１２にてチャネル２とチャ
ネルインタフェース補助制御部１４との接続が行われる
ことば言うまでもない。
停止条件が成立した場合の例であるが、チャネルと論理
的に接続されていない状態で、クロック停止条件が成立
した場合は直ちに制御部１０ヘクロツタ停止指示が送出
されるとともに、バス切替部１２にてチャネル２とチャ
ネルインタフェース補助制御部１４との接続が行われる
ことば言うまでもない。
（へ）発明の詳細
な説明したように本発明によれば、入出力制御装置にお
けるクロック停止制御を、システムダウンを招くことな
く実行することが可能となりデータ処理装置の信頼性を
向上させることができる。
けるクロック停止制御を、システムダウンを招くことな
く実行することが可能となりデータ処理装置の信頼性を
向上させることができる。
第１図は実施例のデータ処理システムの要部ブロック図
、第２図は第１図図示実施例における本発明に関係する
部分の詳細ブロック図、第３図はチャネルインタフェー
ス信号のタイムチャートの１例を示す図である。 第２図において、２はチャネル、３はチャネルインタフ
ェース制御部、１１はクロック停止制御部、１２はバス
切替部、１４はチャネルインタフェース補助制御部であ
る。
、第２図は第１図図示実施例における本発明に関係する
部分の詳細ブロック図、第３図はチャネルインタフェー
ス信号のタイムチャートの１例を示す図である。 第２図において、２はチャネル、３はチャネルインタフ
ェース制御部、１１はクロック停止制御部、１２はバス
切替部、１４はチャネルインタフェース補助制御部であ
る。
Claims (1)
- 情報処理装置に、該情報処理装置内のチャネル部を介し
て接続されるとともに、所定の論理条件の発生により自
装置内のクロック信号を停止させるよう構成された入出
力制御装置において、上記チャネル部との接続制御を行
うチャネルインタフェース制御部の状態を識別する手段
と、上記チャネルインタフェース制御部が上記チャネル
部と接続動作中でない場合には上記条件発生に、より直
ちにクロック信号停止を行い、接続動作中の場合には上
記条件発生以後であって当該接続動作完了後直ちにクロ
ック信号停止を行う手段と、上記クロック信号停止時に
おいても部分的にクロック信号を供給され上記チャネル
部からの起動に対してヒジー状態情報を応答可能に構成
されたチャネルインタフェース補助制御手段と、上記ク
ロック信号停止後は上記チャネル部との接続を上記チャ
ネルインタフェース制御部から上記チャネルインタフェ
ース補助制御手段に切替える手段とをそなえ、クロック
信号停止後における上記チャネル部からの起動に対して
は上記チャネルインタフェース補助制御手段が動作し、
上記チャネル部に対して正常に応答動作を行うよう構成
したことを特徴とする入出力制御装置における停止制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228630A JPS59121519A (ja) | 1982-12-28 | 1982-12-28 | 入出力制御装置におけるクロツク停止制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228630A JPS59121519A (ja) | 1982-12-28 | 1982-12-28 | 入出力制御装置におけるクロツク停止制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121519A true JPS59121519A (ja) | 1984-07-13 |
Family
ID=16879345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228630A Pending JPS59121519A (ja) | 1982-12-28 | 1982-12-28 | 入出力制御装置におけるクロツク停止制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121519A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244311A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | データ処理装置 |
| US7007181B2 (en) | 2002-04-23 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Microcontroller |
| US7058842B2 (en) * | 2002-01-30 | 2006-06-06 | Oki Electric Industry Co., Ltd. | Microcontroller with multiple function blocks and clock signal control |
-
1982
- 1982-12-28 JP JP57228630A patent/JPS59121519A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244311A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | データ処理装置 |
| US7058842B2 (en) * | 2002-01-30 | 2006-06-06 | Oki Electric Industry Co., Ltd. | Microcontroller with multiple function blocks and clock signal control |
| US7007181B2 (en) | 2002-04-23 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Microcontroller |
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