JPS59177647A - ステ−タス確認制御方式 - Google Patents
ステ−タス確認制御方式Info
- Publication number
- JPS59177647A JPS59177647A JP58051998A JP5199883A JPS59177647A JP S59177647 A JPS59177647 A JP S59177647A JP 58051998 A JP58051998 A JP 58051998A JP 5199883 A JP5199883 A JP 5199883A JP S59177647 A JPS59177647 A JP S59177647A
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- Japan
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- rdy
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、制御システムにおいて制御装置が被制御装置
における準備完了２よび準備中（すなわちＲＤＹ／ＮＯ
Ｔ ＲＤＹ）を示すステータスを確認しながら次のス
テップを実行する制御方式に関し、特にステータス変化
の時間的ずれにより誤動作が生じるのを防ぐため、予め
ステータスの変化に要する時間を予測して、その時間の
間待ってから、次に起るステータス変化に追従して次の
ステップの制御を行なうようにした方式に関する。
における準備完了２よび準備中（すなわちＲＤＹ／ＮＯ
Ｔ ＲＤＹ）を示すステータスを確認しながら次のス
テップを実行する制御方式に関し、特にステータス変化
の時間的ずれにより誤動作が生じるのを防ぐため、予め
ステータスの変化に要する時間を予測して、その時間の
間待ってから、次に起るステータス変化に追従して次の
ステップの制御を行なうようにした方式に関する。
一般にデータ処理システムやデータ通信システムにおい
て、２つの装置間でデータ伝送を行なう場合、伝送すべ
きデータを一定の伝送単位で分割１〜て順次的に伝送す
る方法が多くとられている。
て、２つの装置間でデータ伝送を行なう場合、伝送すべ
きデータを一定の伝送単位で分割１〜て順次的に伝送す
る方法が多くとられている。
第１図は、本発明が適用可能なゲータ処理システムの１
例の構成図であり、図中、１はＣＰＵ。
例の構成図であり、図中、１はＣＰＵ。
２は通信制御部、３はメモリ、４はインタフェース装置
、５および６はバッファＡ、Ｂ、７は回線、８は端末を
示す。
、５および６はバッファＡ、Ｂ、７は回線、８は端末を
示す。
図示のように、インタフェース装置として２段バソファ
方式を用いるものでは、並列データを直列データに変換
して回線で伝達する場合、ＣＰＵからバッファＡに並列
に書き込まれた伝送単位データ（たとえばバイトデータ
）は、次にバツファＢに転送され、ここで１瓦列に読み
出されて回線上に出力される。そしてバッファＡか空き
になれば次の伝送単位データをライトすることができる
。
方式を用いるものでは、並列データを直列データに変換
して回線で伝達する場合、ＣＰＵからバッファＡに並列
に書き込まれた伝送単位データ（たとえばバイトデータ
）は、次にバツファＢに転送され、ここで１瓦列に読み
出されて回線上に出力される。そしてバッファＡか空き
になれば次の伝送単位データをライトすることができる
。
しかし、バッファＢに２ける並直列変換動作にはかなり
の時間かかかることから、ＣＰＵは、１つの伝送単位デ
ータをバッファにライトした後、バッファが準備完了（
ＲＤ Ｙ）すなわちバッファＡが空きに女ったことを表
わすステータスを調べて、準備完了を確認（、てから、
次の伝送単位データをライトする処理を行なっている。
の時間かかかることから、ＣＰＵは、１つの伝送単位デ
ータをバッファにライトした後、バッファが準備完了（
ＲＤ Ｙ）すなわちバッファＡが空きに女ったことを表
わすステータスを調べて、準備完了を確認（、てから、
次の伝送単位データをライトする処理を行なっている。
第２図は、第１図のシステムにおけるＣＰＵの通信制御
部が行なう伝送制御動作のタイムチーヤードであり、第
３図は同じく匍（＠のフローチャートである。（ａ、）
はＲＤＹステータス信号で、ＨレベルがＲＤＹＯＮ、Ｌ
レベルがＲＤＹ ＯＦＦ （ＮＯＴ Ｒ１）Ｙ）”
ｋ表わす。才だ（ｂ）（はデータライト信号（Ｌレベル
でライト） 、（Ｃ）ｆｄソフトウェアによるサンプリ
ングにもとづくステータスリード信号（Ｌレベルのとき
リード）を示す。
部が行なう伝送制御動作のタイムチーヤードであり、第
３図は同じく匍（＠のフローチャートである。（ａ、）
はＲＤＹステータス信号で、ＨレベルがＲＤＹＯＮ、Ｌ
レベルがＲＤＹ ＯＦＦ （ＮＯＴ Ｒ１）Ｙ）”
ｋ表わす。才だ（ｂ）（はデータライト信号（Ｌレベル
でライト） 、（Ｃ）ｆｄソフトウェアによるサンプリ
ングにもとづくステータスリード信号（Ｌレベルのとき
リード）を示す。
ＣＰＵは、１．においてＲＤＹステータスをり一ドし、
ＯＮｉ確認すると、Ｃ２でデータライトを実行し、イン
タフェース装置に１伝送単位のデータをライトする。こ
こでインタフェース装（置は、回路上の特性から、ＲＤ
Ｙステータスを亘ち［ＯＦＦできず、τ時間の遅延を生
じる。しブこがって、その間ＣＰＵば、Ｃ３で再びステ
ータスをリードすることが起る。
ＯＮｉ確認すると、Ｃ２でデータライトを実行し、イン
タフェース装置に１伝送単位のデータをライトする。こ
こでインタフェース装（置は、回路上の特性から、ＲＤ
Ｙステータスを亘ち［ＯＦＦできず、τ時間の遅延を生
じる。しブこがって、その間ＣＰＵば、Ｃ３で再びステ
ータスをリードすることが起る。
このとき、ＲＤＹステータスはＯＮであるが、インタフ
ェース装置の動作遅れにもとづくものであって、本来は
ＯＦＦであるべきものである。したがって、とのＲＤＹ
ＯＮにもとづいてＣＰＵが次のデータライトを行な
った斤らば、エラーを生じることになるため、従来シス
テムで１は、第３図のフローチャートに示すように、デ
ータライトに続いて次のデータライトを実行するための
条件として、ＲＬ）Ｙ ＯＦＦの飢認を必ずイボなう
ようにしている。そこでＣＰＵは、ＲＤＹ ＯＦＦと
なるＣ４に続くＣ５に、行なわれるステータスリードで
、ＣＰＵはＲＤＹ ＯＦＦを確認１７、その後で行な
うＲＤＹステータスリードでＲＤＹ ＯＮを確認した
ときＫはじめて次のテークライトを実行していた。
ェース装置の動作遅れにもとづくものであって、本来は
ＯＦＦであるべきものである。したがって、とのＲＤＹ
ＯＮにもとづいてＣＰＵが次のデータライトを行な
った斤らば、エラーを生じることになるため、従来シス
テムで１は、第３図のフローチャートに示すように、デ
ータライトに続いて次のデータライトを実行するための
条件として、ＲＬ）Ｙ ＯＦＦの飢認を必ずイボなう
ようにしている。そこでＣＰＵは、ＲＤＹ ＯＦＦと
なるＣ４に続くＣ５に、行なわれるステータスリードで
、ＣＰＵはＲＤＹ ＯＦＦを確認１７、その後で行な
うＲＤＹステータスリードでＲＤＹ ＯＮを確認した
ときＫはじめて次のテークライトを実行していた。
このように、データライトが連続するとき、間に必ずＲ
Ｄ Ｙ ＯＦ Ｆ”を＃認する動作を入れることによ
り、誤軸作の発生を防止しているＯしかし、第２図にお
いて、Ｊ尤１）ＹＯＦＦ期間Ｔ１が、ＲＤＹ ＯＦＦ
となるＣ４からステータスリードを行なうＣ５までの間
の期間Ｔ２よりもだ才た１小てくなった場合に幀：、Ｃ
１）口ばＣ５のステータスリードにおいて、Ｒ」） Ｙ
ＯＦ ｉいを検出することができない。
Ｄ Ｙ ＯＦ Ｆ”を＃認する動作を入れることによ
り、誤軸作の発生を防止しているＯしかし、第２図にお
いて、Ｊ尤１）ＹＯＦＦ期間Ｔ１が、ＲＤＹ ＯＦＦ
となるＣ４からステータスリードを行なうＣ５までの間
の期間Ｔ２よりもだ才た１小てくなった場合に幀：、Ｃ
１）口ばＣ５のステータスリードにおいて、Ｒ」） Ｙ
ＯＦ ｉいを検出することができない。
すなわち、データライト後にＲ１） ＹステータスがＯ
ＮからＯＦＦになる才での遅延時間か、ソフトウェアの
サンプリング周期ＩＣ対して長く、かつ再びＯＮ ＶＣ
ｈる寸での期間かサンプリング周期に対して卸かすぎる
と、ＲＤ Ｙ Ｏｌｉ” Ｆが４灸出できずに、第３
図のフローは無限ループに陥るという欠点があった。
ＮからＯＦＦになる才での遅延時間か、ソフトウェアの
サンプリング周期ＩＣ対して長く、かつ再びＯＮ ＶＣ
ｈる寸での期間かサンプリング周期に対して卸かすぎる
と、ＲＤ Ｙ Ｏｌｉ” Ｆが４灸出できずに、第３
図のフローは無限ループに陥るという欠点があった。
本発明の目的は、ステータス確認制御方式において、次
のステップを実行するために必吸なＲＤ Ｙステータス
のＯＦＦ後の再ＯＮｅ確実に検出する手段を捉供するこ
とにある。それにより本発明の構成は、制御装置が被制
御装置のステータス状態を確認して次の制御を実行する
システムにおいて、制御装置は被制御装置のステータス
の所定状態が確認されたときに該被制御装置に関する処
理を実行し、該処理の実行にもとづいた被制御装・置か
らのステータス応答に十分な時間経過後、被制御装置の
ステータスを調べ、ステータスの状態に応シて次の処理
を実行することを特徴としている。
のステップを実行するために必吸なＲＤ Ｙステータス
のＯＦＦ後の再ＯＮｅ確実に検出する手段を捉供するこ
とにある。それにより本発明の構成は、制御装置が被制
御装置のステータス状態を確認して次の制御を実行する
システムにおいて、制御装置は被制御装置のステータス
の所定状態が確認されたときに該被制御装置に関する処
理を実行し、該処理の実行にもとづいた被制御装・置か
らのステータス応答に十分な時間経過後、被制御装置の
ステータスを調べ、ステータスの状態に応シて次の処理
を実行することを特徴としている。
以下に、本発明の詳細を実施例にしたがって説明する。
本発明によれば、第２図のタイムチャートにおいて、Ｒ
ＤＹステータスのＯＦＦ期間期間が、ＲＤＹＯＦＦ後に
ステータスリードが起るまでの時間Ｔ２に対してＴｓ
＜ Ｔ２となる場合に、ＲＩ） Ｙ ＯＦ Ｆの検出
に失敗することから、次のデータライｌ−’ｆｆｉ実行
する条件としてＲＤＹ ＯＦＦ’ｅ検出することをや
め、代りに、先のデータライト後、ＲＤＹＯＦＦとなる
までの遅延時間τについて予測できる最大時間τｍａｘ
を設定し、このτｎｌａ、ｘ時間酔過後に１．（ＤＹＯ
Ｎを検出すること全条件とするものである。
ＤＹステータスのＯＦＦ期間期間が、ＲＤＹＯＦＦ後に
ステータスリードが起るまでの時間Ｔ２に対してＴｓ
＜ Ｔ２となる場合に、ＲＩ） Ｙ ＯＦ Ｆの検出
に失敗することから、次のデータライｌ−’ｆｆｉ実行
する条件としてＲＤＹ ＯＦＦ’ｅ検出することをや
め、代りに、先のデータライト後、ＲＤＹＯＦＦとなる
までの遅延時間τについて予測できる最大時間τｍａｘ
を設定し、このτｎｌａ、ｘ時間酔過後に１．（ＤＹＯ
Ｎを検出すること全条件とするものである。
第４図（は、本発明にもとづく制御動作例のタイムチャ
ーｌ−を示し、（ａ）、（功、（Ｃ′）は、それぞれ第
２図の（ａ）、（ｂ）、（ｃ）に対応している。贅だ８
ｙ！５図は、第３図に対応する本実施例のフローチャー
トであるＯ 第５図の制御フローについて説明すると、最初のデータ
ライトを行なうための条件として、ＲＤＹＯＮを検出す
るステータスリードループを実行して、ソフトウェアサ
ンプリングを行ない、ＲＤＹＯＮを抄出したときにデー
タライトを行なう。次に、データライト後の経過時間ｔ
ｄ が、予め設定されている最大ステータス遅延時間ｒ
ｍａｘを超えたか否かのチェックを行なうループを実行
し、ｔｄ〉τｍｃｔｘが検出されたとき、次にライトす
べきデータの有年を調べ、先のライトデータが最終デー
タでないことが’Ｉ’１１つだとき、最初のＲＤＹ
ＯＮを検出するステータスリードのループへ戻るように
している。
ーｌ−を示し、（ａ）、（功、（Ｃ′）は、それぞれ第
２図の（ａ）、（ｂ）、（ｃ）に対応している。贅だ８
ｙ！５図は、第３図に対応する本実施例のフローチャー
トであるＯ 第５図の制御フローについて説明すると、最初のデータ
ライトを行なうための条件として、ＲＤＹＯＮを検出す
るステータスリードループを実行して、ソフトウェアサ
ンプリングを行ない、ＲＤＹＯＮを抄出したときにデー
タライトを行なう。次に、データライト後の経過時間ｔ
ｄ が、予め設定されている最大ステータス遅延時間ｒ
ｍａｘを超えたか否かのチェックを行なうループを実行
し、ｔｄ〉τｍｃｔｘが検出されたとき、次にライトす
べきデータの有年を調べ、先のライトデータが最終デー
タでないことが’Ｉ’１１つだとき、最初のＲＤＹ
ＯＮを検出するステータスリードのループへ戻るように
している。
この制御フローによれば、図示のように、先のデータラ
イトを招いたＲＤＹ ＯＮのステータスリードに続く
次のステータスリードは、τｍａｉのイぼが適切で必る
限り、必ずＲＤＹ ＯＦＦ以後に生じるように々る
（ｔへ）。しかし、ＩＱではＲＤＹＯＦＦを検出するが
、前述したようにＲＤＹ ０１” Ｆ検出は不確実で
あるため、これを条件として用いず、次のサンプリング
周期ｔ５でＲＤＹステータスのＯＮを検出したときを次
のライト動作実行の条件とする。これにより、誤動作の
ない確実な伝送制御を行なうことができる。
イトを招いたＲＤＹ ＯＮのステータスリードに続く
次のステータスリードは、τｍａｉのイぼが適切で必る
限り、必ずＲＤＹ ＯＦＦ以後に生じるように々る
（ｔへ）。しかし、ＩＱではＲＤＹＯＦＦを検出するが
、前述したようにＲＤＹ ０１” Ｆ検出は不確実で
あるため、これを条件として用いず、次のサンプリング
周期ｔ５でＲＤＹステータスのＯＮを検出したときを次
のライト動作実行の条件とする。これにより、誤動作の
ない確実な伝送制御を行なうことができる。
以上のように、本発明は、信頼度の低いステータスＯＦ
Ｆの確認動作を、予め設定される最大ステータス遅延時
間と経過時間の比較動作で置き換えることにより、確実
な制御動作を可能にする。
Ｆの確認動作を、予め設定される最大ステータス遅延時
間と経過時間の比較動作で置き換えることにより、確実
な制御動作を可能にする。
第１図は本発明が適用されるデータ処理システムの構成
図、第２図は従来のステータス確認制御方式におけるタ
イミングチャート、第３図はその制御フローチャート、
第４図は本発明によるステータス確認制御方式の実施例
のタイミングチャート、第５図はその制御フローチャー
トである。 図中、１はＣＰＵ、、２ｉは通信制価１部、３はメモリ
、４はインタフェース装置、５はバッファＡ１６１はバ
ッファＢ、７は回線、８は端末を示す。 特許出願人 富士通株式会社 第１図 第 ２ 図 第 ４ 図 トーｙ（−＠−＋ ｔｄ ＞’？へ、第 ５（２１
図、第２図は従来のステータス確認制御方式におけるタ
イミングチャート、第３図はその制御フローチャート、
第４図は本発明によるステータス確認制御方式の実施例
のタイミングチャート、第５図はその制御フローチャー
トである。 図中、１はＣＰＵ、、２ｉは通信制価１部、３はメモリ
、４はインタフェース装置、５はバッファＡ１６１はバ
ッファＢ、７は回線、８は端末を示す。 特許出願人 富士通株式会社 第１図 第 ２ 図 第 ４ 図 トーｙ（−＠−＋ ｔｄ ＞’？へ、第 ５（２１
Claims (1)
- 制御装置が被制御装置のステータス状態を確認して次の
制御を実行するシステムにおいて、制御装置は被制御装
置のステータスの所定状態が確認されたときに該被制御
装置に関する処理を実行し、該処理の実行にもとづいた
被制御装置からのステータス応答に十分な時間経過後、
被制御装置のステータスを調べ、ステータスの状態に応
じて次の処理を実行することを特徴とするステータス確
認制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051998A JPS59177647A (ja) | 1983-03-28 | 1983-03-28 | ステ−タス確認制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051998A JPS59177647A (ja) | 1983-03-28 | 1983-03-28 | ステ−タス確認制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177647A true JPS59177647A (ja) | 1984-10-08 |
Family
ID=12902511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051998A Pending JPS59177647A (ja) | 1983-03-28 | 1983-03-28 | ステ−タス確認制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172540A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ten Ltd | ダブルバツフア付シリアル受信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138942A (en) * | 1979-04-18 | 1980-10-30 | Hitachi Ltd | Information signal transmitting and receiving device |
| JPS5719822A (en) * | 1980-06-05 | 1982-02-02 | Nec Corp | Information processor |
-
1983
- 1983-03-28 JP JP58051998A patent/JPS59177647A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138942A (en) * | 1979-04-18 | 1980-10-30 | Hitachi Ltd | Information signal transmitting and receiving device |
| JPS5719822A (en) * | 1980-06-05 | 1982-02-02 | Nec Corp | Information processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172540A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ten Ltd | ダブルバツフア付シリアル受信装置 |
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