JPS63280364A - デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バッファとダイレクトメモリアクセス制御回路を備え、
主記憶装置と該バッファの間のデータ転送をデータバス
を経由して実行する装置において、該装置に接続される
入出力装置の種類により定まるデータ転送速度により、
高速処理を必要とする装置のデータ転送動作が、一定間
隔で発生する他の装置からのデータ転送要求に基づく、
データ転送動作によって遅延させられ、データ転送動作
不良とならないように、低速処理装置のデータ転送要求
の送出間隔を調整可能とした。

〔産業上の利用分野〕

本発明は主記憶装置とデータバスを介してデータ転送を
行う装置に係り、特にバッファとダイレクトメモリアク
セス制御回路とを備えて、該バッファと主記憶装置の間
でデータ転送を行う場合に、データバスの使用頻度に応
じたデータ転送要求の送出を行わせるデータ転送制御方
式に関する。

計算機システムにおいては、中央処理装置か゛ら起動さ
れた後は、主記憶装置とデータバスを介し、ダイレクト
メモリアクセス方式によりデータ転送を行う装置が複数
使用されているものがある。これらの装置はダイレクト
メモリアクセス制御回路とバッファを備え、夫々の装置
によって定まる一定間隔で上記１：α装置にデータ転送
要求を送出している。

ところで、高速でデータ転送を処理する装置は短い周期
でデータ転送要求を送出し、低速でデータ転送を処理す
る装置は長い周期でデータ転送要求を送出する。この場
合主記憶装置に対するデータ転送要求が集中してデータ
バスが輻軽し、高速処理を必要とする装置に対する応答
が遅れ、規定時間内にデータ転送が出来ず、データ転送
動作が不良とならないことが必要である。

〔従来の技術］ 第２図は計算機システム構成例を説明するブロック図で
ある。

１は主記憶装置、２は中央処理装置、３〜７はデータバ
スを経由して主記憶装置１と中央処理装置２に夫々接続
された装置である。

装置３〜７は夫々図示省略した入出力装置を接続してお
り、内部にバッファとダイレクトメモリアクセス制御回
路を備え、中央処理装置２から起動された後は、ダイレ
クトメモリアクセス制御回路の制御により、主記憶装置
１とバッファの間でデータの転送を行う。

第３図は従粟の技術を説明するブロック図で、主記憶装
置１とデータ転送を実行するデータ転送制御部のみを示
す。

装置３〜７のデータ転送制御部はバッファ８とＤＭＡ　
（ダイレクトメモリアクセス）制御回路９を備え、主記
憶装置１からデータを受信する場合、ＤＭＡ１ｌＩＩ！
御回路９は主記憶装置１にデータ転送要求を送出し、主
記憶装置１から応答が来るとバッファ８を制御して主記
憶装置１が送出するデータをバッファ８に当込ませる。

そして、一連のデータの書込みが完了すると、又次のデ
ータを転送させるため、データ転送要求を主記憶装置１
に送出する。

又、入出力装置１０からデータが送出され、バッファ８
にデータが書込まれると、ＤＭＡ制御回路９は主記憶装
置１にデータ転送要求を送出し、主記憶装置１から応答
が来るとバッファ８を制御してデータを送出させ、主記
憶装置１に転送する。

そして、一連のデータの送出が完了すると、又次のデー
タを転送するため、データ転送要求を主記憶装置１に送
出する。

このようにして、一定間隔でデータ転送要求を送出し、
主記憶装置ｌからバッファ８に転送されたデータはバッ
ファ８から入出力装Ｈ１０に転送され、入出力装置１０
からバッファ８に転送されたデータは、バッファ８から
主記憶装置ｌに転送される。

〔発明が解決しようとする問題点］ 装置３〜７に接続される入出力装置１ｏの種類により、
主記憶装置１とのデータ転送速度には差がある。即ち、
入出力装置１０がディスク装置のように高速にデータ転
送を行う必要のあるものと、プリンタの如（比較的デー
タ転送速度が遅くても良いものがある。

従って、装置３〜７は接続された入出力装置１０の種類
に対応して、予め定まる一定の周期でデータ転送要求を
主記憶装置１に送出する。

このため、主記憶装置１に対して送出されるデ−タ転送
要求は、データ転送を高速で処理する必要のある装置か
らは短い間隔で送出され、データ転送を低速で処理する
装置からは長い間隔で送出される。

ところで、高速で処理を必要とする装置が動作中に、他
の装置からも一定間隔でデータ転送要求が発生している
ため、主記憶装置１から高速処理を必要とする装置に対
する応答が、他の装置のデータ転送動作のため遅延する
ことがあり、高速処理を必要とする装置に規定時間内に
データ転送が実行されず、データ転送不良が発生するこ
とがあるという問題がある。

［問題点を解決するだめの手段］ 本発明は高速処理を必要とする装置と他の複数の装置が
同時にデータ転送動作を実行している時には、データバ
スの使用頻度が高くなるため、各装置がデータ転送要求
を送出しても、主記憶装置が応答するまでの間隔が長く
なることを利用し、このデータ転送要求に対する主記憶
装置の応答時間を監視することで、データバスの使用頻
度を認識し゛、高速処理を必要としない装置からのデー
タ転送要求の送出間隔を調整するものである。

即ち、データバスの使用頻度が低い時はデータ転送要求
の送出間隔を短くし、使用頻度が高い時はデータ転送要
求送出の間隔を長くする。

第１図は本発明の一実施例を示す回路のブロック図であ
る。

第１図は第３図の装置３〜７にゲート回路１１と時間監
視回路１２と転送要求間隔制御回路１３を追加したもの
で、ＤＭＡ制御回路９がデータ転送要求をゲート回路１
１を経て主記憶装置ｌに送出すると、転送要求間隔制御
回路１３はこのデータ転送要求を検出して時間監視回路
１２を起動する。しかし、時間監視回路１２は主記憶装
置１から応答が来ると停止する。

転送要求間隔制御回路１３は時間監視回路１２が計数し
た時間からデータバスの使用頻度を判定し、主記憶装置
１からの応答時間が短い時は短い間隔でゲート回路１１
を開き、応答時間が長い時は長い間隔でゲート回路１１
を開くことで、ＤＭＡ制御回路９の送出するデータ転送
要求の送出間隔をａＪｉ、ｌ整する。

〔作用〕

上記の如く構成することにより、転送要求間隔制御回路
１３は時間監視回路１２が検出した主記憶装置１からの
応答時間の長さに基づき、データバスの使用頻度を判定
し、ゲート回路１１を開く間隔を調整することで、主記
憶装置１に対するＤＭＡ制御回路９の送出するデータ転
送要求の送出間隔をデータバスの使用頻度に応じて調整
するため、高速処理を必要とする装置のデータ転送動作
を優先させることが可能となり、高速処理装置のデータ
転送動作不良の発生を防止出来る。

〔実施例〕

第１図において、第３図と同一符号のものは同−ｍ能で
あることを示す。従って、主記憶装置１とバッファ８と
入出力装置１０との間のデータ転送動作の説明は省略す
る。

転送要求間隔制御回路１３は初期時ゲート回路１１を開
いたままとしており、ＤＭＡ制御回路９が送出するデー
タ転送要求を主記す、α装置１に送出させる。転送要求
間隔制御回路１３はＤＭＡ制御回路９がデータ転送要求
を送出すると、これを検出して時間監視回路１２を起動
する。

主記憶装置１から応答が来ると、時間監視回路１２は時
間の計数動作を停止し、転送要求間隔制御回路１３によ
り起動されてからの経過時間、即ち、ＤＭＡ制御回路９
がデータ転送要求を送出してから、主記憶装置１が応答
するまでの経過時間を転送要求間隔制御回路１３に送出
する。転送要求間隔制御回路１３はこの経過時間の長さ
から、前記問題点を解決するだめの手段で説明した如く
データバスの使用頻度を判定する。

転送要求間隔制御回路１３はデータバスの使用頻度に対
応して予め定められた間隔に基づき、ゲート回路１１の
開閉を制御する。即ら、データバスの使用頻度が高いと
判定された場合、ゲート回路１１を開く間隔を長くし、
データバスの使用頻度が低いと判定された場合は、ゲー
ト回路１１を開く間隔を短くする。

従って、ＤＭＡ制御回路９が送出するデータ転送要求は
ゲート回路１１の開く間隔で制御されるため、データバ
スの使用頻度に対応して、データ転送要求の送出される
間隔を調整することが出来る。

〔発明の効果〕

以上説明した如く、本発明は低速処理で良い装置の主記
憶装置に対するデータ転送要求の送出間隔を長くするこ
とが可能なため、高速処理を必要とする装置は優先して
主記憶装置１とデータ転送を行うことが出来る。従って
、高速処理を必要とする装置のデータ転送動作が不良に
なることを防止出来る。

又データバスの性能に順応して、データ転送動作を実行
させることが可能となるため、同一の装置をデータバス
の性能に無関係に使用することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、 第２図は計算機システム構成例を説明するブロック図、 第３図は従来の技術を説明するブロック図である。 図において、 １は主記憶装置、　　２は中央処理装置、３〜７は装置
、　　　　８はバッファ、９はＤＭＡ制御回路、１０は
入出力装置、１１はゲート回路、　　１２は時間監視回
路、１３は転送要求間隔制御回路である。 φ介ｌ３Ｉ−１の一芙ｋｌクリとホＶロレ４の１０７１
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Claims (1)

1. 【特許請求の範囲】 ダイレクトメモリアクセス制御回路（９）の制御に基づ
   き、バッファ（８）と、該バッファ（８）にデータバス
   を経由して接続された主記憶装置（１）の間で、データ
   転送を実行する装置において、 該ダイレクトメモリアクセス制御回路（９）が送出する
   データ転送要求を検出して時間監視回路（１２）を起動
   し、該時間監視回路（１２）の停止を検出して、該主記
   憶装置（１）が該データ転送要求に対して応答するまで
   の経過時間を認識し、前記データバスの使用頻度を判定
   し、該使用頻度に対応して予め定めた間隔でゲート回路
   （１１）を制御する転送要求間隔制御回路（１３）と、 該転送要求間隔制御回路（１３）の指示により起動して
   時間の計測を開始し、前記主記憶装置（１）が応答した
   時停止する時間監視回路（１２）と、 該転送要求間隔制御回路（１３）の制御により、前記ダ
   イレクトメモリアクセス制御回路（９）が送出するデー
   タ転送要求を該主記憶装置（１）に送出するゲートを開
   くゲート回路（１１）とを設け、 前記データバスの使用頻度が高い時は、前記ダイレクト
   メモリアクセス制御回路（９）の送出するデータ転送要
   求の送出間隔を長くし、該データバスの使用頻度が低い
   時は、該ダイレクトメモリアクセス制御回路（９）の送
   出するデータ転送要求の送出間隔を短くすることを特徴
   とするデータ転送制御方式。