JP2002082843A - バースト転送制御回路及びバースト転送制御方法 - Google Patents
バースト転送制御回路及びバースト転送制御方法Info
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- JP2002082843A JP2002082843A JP2000274587A JP2000274587A JP2002082843A JP 2002082843 A JP2002082843 A JP 2002082843A JP 2000274587 A JP2000274587 A JP 2000274587A JP 2000274587 A JP2000274587 A JP 2000274587A JP 2002082843 A JP2002082843 A JP 2002082843A
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Abstract
(57)【要約】
【課題】 メモリへのバースト転送時に誤り検出を
行い、誤りを検出した場合に当該バースト転送を強制的
に終了させることができるバースト転送制御回路及びバ
ースト転送制御方法を提供すること。 【課題手段】 転送側１０１と被転送側１０２との間に
設けられるＦＩＦＯ１０３へのバースト転送によるデー
タ転送を外部機能回路１０４が転送側との転送制御手順
に従って制御する際に、外部機能回路１０４が、バース
ト転送データＡの誤りを転送単位毎に検出し、誤りを検
出したとき、直ちに転送側へ転送制御手順によるバース
ト転送の終了通知ＴＡを出力する。
行い、誤りを検出した場合に当該バースト転送を強制的
に終了させることができるバースト転送制御回路及びバ
ースト転送制御方法を提供すること。 【課題手段】 転送側１０１と被転送側１０２との間に
設けられるＦＩＦＯ１０３へのバースト転送によるデー
タ転送を外部機能回路１０４が転送側との転送制御手順
に従って制御する際に、外部機能回路１０４が、バース
ト転送データＡの誤りを転送単位毎に検出し、誤りを検
出したとき、直ちに転送側へ転送制御手順によるバース
ト転送の終了通知ＴＡを出力する。
Description
【０００１】
【発明の属する分野】本発明は、転送側と被転送側との
間に設けられるメモリへのバースト転送によるデータ転
送を制御するバースト転送制御回路及びバースト転送制
御方法に関し、特にバースト転送データに誤りがあった
場合のバースト転送を制御するバースト転送制御回路及
びバースト転送制御方法に関する。
間に設けられるメモリへのバースト転送によるデータ転
送を制御するバースト転送制御回路及びバースト転送制
御方法に関し、特にバースト転送データに誤りがあった
場合のバースト転送を制御するバースト転送制御回路及
びバースト転送制御方法に関する。
【０００２】
【従来の技術】データ転送システムでは、転送側と被転
送側との速度差を埋めるために、両者の中間にＦＩＦＯ
などの高速メモリを設け、転送側から高速メモリには、
バースト転送により複数のデータを一括して転送し、被
転送側は適宜なタイミングで高速メモリから必要なデー
タを取り出す方式を採用しているものが知られている。
送側との速度差を埋めるために、両者の中間にＦＩＦＯ
などの高速メモリを設け、転送側から高速メモリには、
バースト転送により複数のデータを一括して転送し、被
転送側は適宜なタイミングで高速メモリから必要なデー
タを取り出す方式を採用しているものが知られている。
【０００３】この種のデータ転送システムは、同一のプ
リント基板上に構成される場合が多く、誤りの発生する
確率が低いため、従来では、誤り検出機能を設けること
はしない場合が多い。
リント基板上に構成される場合が多く、誤りの発生する
確率が低いため、従来では、誤り検出機能を設けること
はしない場合が多い。
【０００４】
【発明が解決しようとする課題】しかし、近年、同一プ
リント基板内でのデータ転送の高速化に伴い、同一基板
内においても誤り検出を行う必要性がでてきた。この場
合、バースト転送時に誤りを検出した場合には、データ
転送を直ぐに止める手段が必要であるが、それをどのよ
うに実現するかが問題である。
リント基板内でのデータ転送の高速化に伴い、同一基板
内においても誤り検出を行う必要性がでてきた。この場
合、バースト転送時に誤りを検出した場合には、データ
転送を直ぐに止める手段が必要であるが、それをどのよ
うに実現するかが問題である。
【０００５】本発明は、かかる点に鑑みてなされたもの
であり、メモリへのバースト転送時に誤り検出を行い、
誤りを検出した場合に当該バースト転送を強制的に終了
させることができるバースト転送制御回路及びバースト
転送制御方法を提供することを目的とする。
であり、メモリへのバースト転送時に誤り検出を行い、
誤りを検出した場合に当該バースト転送を強制的に終了
させることができるバースト転送制御回路及びバースト
転送制御方法を提供することを目的とする。
【０００６】また、本発明は、バースト転送データに誤
りが検出された場合に、転送側に再送処理ないしは復旧
処理を採ることを要求できるバースト転送制御回路及び
バースト転送制御方法を提供することを目的とする。
りが検出された場合に、転送側に再送処理ないしは復旧
処理を採ることを要求できるバースト転送制御回路及び
バースト転送制御方法を提供することを目的とする。
【０００７】また、本発明は、バースト転送データに誤
りが検出された場合に、被転送側が誤ったデータを破棄
する排他制御が行えるようにするバースト転送制御回路
及びバースト転送制御方法を提供することを目的とす
る。
りが検出された場合に、被転送側が誤ったデータを破棄
する排他制御が行えるようにするバースト転送制御回路
及びバースト転送制御方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明のバースト転送制
御回路は、転送側と被転送側との間に設けられるメモリ
へのバースト転送によるデータ転送を前記転送側との転
送制御手順に従って制御するバースト転送制御回路であ
って、前記バースト転送データの誤りを転送単位毎に検
出する誤り検出手段と、前記誤り検出手段が誤りを検出
したとき、直ちに前記転送側へ前記転送制御手順による
バースト転送の終了通知を出力する終了要求手段と、を
具備する構成を採る。
御回路は、転送側と被転送側との間に設けられるメモリ
へのバースト転送によるデータ転送を前記転送側との転
送制御手順に従って制御するバースト転送制御回路であ
って、前記バースト転送データの誤りを転送単位毎に検
出する誤り検出手段と、前記誤り検出手段が誤りを検出
したとき、直ちに前記転送側へ前記転送制御手順による
バースト転送の終了通知を出力する終了要求手段と、を
具備する構成を採る。
【０００９】この構成によれば、転送側は、誤りが検出
された時点で後続のバースト転送データを転送しないよ
うに制御することになるので、当該バースト転送を強制
的に終了させることができ、効率良いデータ転送が実現
できるようになる。
された時点で後続のバースト転送データを転送しないよ
うに制御することになるので、当該バースト転送を強制
的に終了させることができ、効率良いデータ転送が実現
できるようになる。
【００１０】また、本発明のバースト転送制御回路は、
前記誤り検出手段が誤りを検出したとき、前記転送側へ
異常報告を行う第１異常報告手段、を有する構成を採
る。
前記誤り検出手段が誤りを検出したとき、前記転送側へ
異常報告を行う第１異常報告手段、を有する構成を採
る。
【００１１】この構成によれば、転送側は、異常報告を
受けて、当該バースト転送を再度試みる再送処理ないし
は復旧処理などの例外処理を確実に採ることができるの
で、より信頼性の高いデータ転送が行えるようになり、
システムのスループットを向上させることができる。
受けて、当該バースト転送を再度試みる再送処理ないし
は復旧処理などの例外処理を確実に採ることができるの
で、より信頼性の高いデータ転送が行えるようになり、
システムのスループットを向上させることができる。
【００１２】また、本発明のバースト転送制御回路は、
前記誤り検出手段が誤りを検出したとき、前記メモリに
書き込まれたバースト転送データが誤りを含むものであ
ることを示す識別手段を生成し、生成した前記識別手段
を前記メモリに書き込む第２異常報告手段、を有する構
成を採る。
前記誤り検出手段が誤りを検出したとき、前記メモリに
書き込まれたバースト転送データが誤りを含むものであ
ることを示す識別手段を生成し、生成した前記識別手段
を前記メモリに書き込む第２異常報告手段、を有する構
成を採る。
【００１３】この構成によれば、被転送側は、メモリか
ら取り込んだデータに識別手段が含まれているときは、
そのデータを廃棄する排他制御が行えるので、誤ったデ
ータの使用が未然に防止できるようになる。
ら取り込んだデータに識別手段が含まれているときは、
そのデータを廃棄する排他制御が行えるので、誤ったデ
ータの使用が未然に防止できるようになる。
【００１４】また、本発明のバースト転送制御方法は、
転送側と被転送側との間に設けられるメモリへのバース
ト転送によるデータ転送を前記転送側との転送制御手順
に従って制御するバースト転送制御方法であって、前記
バースト転送データの誤りを転送単位毎に検出し、前記
誤りが検出されたとき、直ちに前記転送側へ前記転送制
御手順によるバースト転送の終了通知を出力する、よう
にした。
転送側と被転送側との間に設けられるメモリへのバース
ト転送によるデータ転送を前記転送側との転送制御手順
に従って制御するバースト転送制御方法であって、前記
バースト転送データの誤りを転送単位毎に検出し、前記
誤りが検出されたとき、直ちに前記転送側へ前記転送制
御手順によるバースト転送の終了通知を出力する、よう
にした。
【００１５】この方法によれば、転送側は、誤りが検出
された時点で後続のバースト転送データを転送しないよ
うに制御することになるので、当該バースト転送を強制
的に終了させることができ、効率良いデータ転送が実現
できるようになる。
された時点で後続のバースト転送データを転送しないよ
うに制御することになるので、当該バースト転送を強制
的に終了させることができ、効率良いデータ転送が実現
できるようになる。
【００１６】また、本発明のバースト転送制御方法は、
前記誤りが検出されたとき、前記転送側へ異常報告を行
う、ようにした。
前記誤りが検出されたとき、前記転送側へ異常報告を行
う、ようにした。
【００１７】この方法によれば、転送側は、異常報告を
受けて、当該バースト転送を再度試みる再送処理ないし
は復旧処理などの例外処理を確実に採ることができるの
で、より信頼性の高いデータ転送が行えるようになり、
システムのスループットを向上させることができる。
受けて、当該バースト転送を再度試みる再送処理ないし
は復旧処理などの例外処理を確実に採ることができるの
で、より信頼性の高いデータ転送が行えるようになり、
システムのスループットを向上させることができる。
【００１８】また、本発明のバースト転送制御方法は、
前記誤りが検出されたとき、前記メモリに書き込まれた
バースト転送データが誤りを含むものであることを示す
識別手段を生成し、生成した前記識別手段を前記メモリ
に書き込む、ようにした。
前記誤りが検出されたとき、前記メモリに書き込まれた
バースト転送データが誤りを含むものであることを示す
識別手段を生成し、生成した前記識別手段を前記メモリ
に書き込む、ようにした。
【００１９】この方法によれば、被転送側は、メモリか
ら取り込んだデータに識別手段が含まれているときは、
そのデータを廃棄する排他制御が行えるので、誤ったデ
ータの使用が未然に防止できるようになる。
ら取り込んだデータに識別手段が含まれているときは、
そのデータを廃棄する排他制御が行えるので、誤ったデ
ータの使用が未然に防止できるようになる。
【００２０】
【発明の実施の形態】本発明の骨子は、バースト転送に
よるデータ転送を行う際に転送単位毎に誤り検出を行
い、誤り検出時に転送側に直ちに誤り発生を通知して当
該バースト転送を強制的に終了させ、併せて転送側が再
送処理ないしは復旧処理などの例外処理を採ることを可
能とし、被転送側へも受け取ったデータが誤りを含むこ
とを通知して被転送側がその誤りを含むデータの廃棄処
理を採ることを可能とすることである。
よるデータ転送を行う際に転送単位毎に誤り検出を行
い、誤り検出時に転送側に直ちに誤り発生を通知して当
該バースト転送を強制的に終了させ、併せて転送側が再
送処理ないしは復旧処理などの例外処理を採ることを可
能とし、被転送側へも受け取ったデータが誤りを含むこ
とを通知して被転送側がその誤りを含むデータの廃棄処
理を採ることを可能とすることである。
【００２１】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２２】図１は、本発明の一実施の形態に係るバー
スト転送制御回路を用いたデータ転送システムの構成例
を示すブロック図である。図１に示すように、このデー
タ転送システムは、転送側１０１と被転送側１０２との
間に、高速メモリであるＦＩＦＯ１０３とこのＦＩＦＯ
１０３への転送データの書き込みを制御する外部機能回
路１０４とが設けられている。
スト転送制御回路を用いたデータ転送システムの構成例
を示すブロック図である。図１に示すように、このデー
タ転送システムは、転送側１０１と被転送側１０２との
間に、高速メモリであるＦＩＦＯ１０３とこのＦＩＦＯ
１０３への転送データの書き込みを制御する外部機能回
路１０４とが設けられている。
【００２３】転送側１０１が送出するデータＡのＦＩＦ
Ｏ１０３への書き込みは、転送側１０１との間で決めら
れた転送制御手順に従って外部機能回路１０４が行う。
一方、被転送側１０２は、適宜なタイミングでリードク
ロックＲＣＬＫを送出してＦＩＦＯ１０３からデータＢ
を取り込むようになっている。
Ｏ１０３への書き込みは、転送側１０１との間で決めら
れた転送制御手順に従って外部機能回路１０４が行う。
一方、被転送側１０２は、適宜なタイミングでリードク
ロックＲＣＬＫを送出してＦＩＦＯ１０３からデータＢ
を取り込むようになっている。
【００２４】以下、転送側１０１と外部機能回路１０４
との関係等を具体的に説明する。転送側１０１は、ＣＰ
Ｕ等のデータ送信可能な媒体であり、割込処理機能やシ
ングル転送機能の他にバースト転送機能を有する。
との関係等を具体的に説明する。転送側１０１は、ＣＰ
Ｕ等のデータ送信可能な媒体であり、割込処理機能やシ
ングル転送機能の他にバースト転送機能を有する。
【００２５】転送側１０１が送出するデータＡは、ＦＩ
ＦＯ１０３と外部機能回路１０４とに入力する。転送側
１０１は、転送モード信号ＭＯＤＥ［０：１］を外部機
能回路１０４に対し出力する。
ＦＯ１０３と外部機能回路１０４とに入力する。転送側
１０１は、転送モード信号ＭＯＤＥ［０：１］を外部機
能回路１０４に対し出力する。
【００２６】また、転送側１０１は、転送制御信号Ｔ
Ｓ、ＤＶＬＤを外部機能回路１０４に対し出力する。一
方、外部機能回路１０４は、転送制御信号ＴＡと割込信
号ＩＮＴを転送側１０１対し出力する。そして、外部機
能回路１０４は、ＦＩＦＯ１０３に対し、ライトクロッ
クＷＣＬＫの他に、有効フラグを送出するようになって
いる。したがって、被転送側１０２がＦＩＦＯ１０３か
ら取り出すデータＢは、データＡに有効フラグが含まれ
たものである。
Ｓ、ＤＶＬＤを外部機能回路１０４に対し出力する。一
方、外部機能回路１０４は、転送制御信号ＴＡと割込信
号ＩＮＴを転送側１０１対し出力する。そして、外部機
能回路１０４は、ＦＩＦＯ１０３に対し、ライトクロッ
クＷＣＬＫの他に、有効フラグを送出するようになって
いる。したがって、被転送側１０２がＦＩＦＯ１０３か
ら取り出すデータＢは、データＡに有効フラグが含まれ
たものである。
【００２７】図２は、外部機能回路１０４の構成例であ
る。図２において、誤り検出機能部２０１は、上記ライ
トクロックＷＣＬＫを誤り検出クロックとして用いて、
転送側１０１から入力するデータＡについて誤り検出処
理を行い、検出結果をバーストカウンタ生成機能部２０
２へ出力するとともに、誤りの有無を示す有効フラグを
ＦＩＦＯ１０３へ出力し、また誤りがあるとき割込信号
ＩＮＴを転送側１０１へ出力する。誤り検出は、パリテ
ィチェックやＣＲＣなど標準化された誤り検出方法を採
用することで、より正確な誤り検出が行えるようになっ
ている。
る。図２において、誤り検出機能部２０１は、上記ライ
トクロックＷＣＬＫを誤り検出クロックとして用いて、
転送側１０１から入力するデータＡについて誤り検出処
理を行い、検出結果をバーストカウンタ生成機能部２０
２へ出力するとともに、誤りの有無を示す有効フラグを
ＦＩＦＯ１０３へ出力し、また誤りがあるとき割込信号
ＩＮＴを転送側１０１へ出力する。誤り検出は、パリテ
ィチェックやＣＲＣなど標準化された誤り検出方法を採
用することで、より正確な誤り検出が行えるようになっ
ている。
【００２８】バーストカウンタ生成機能部２０２は、転
送側１０１から転送制御信号（ＴＳ、ＤＶＬＤ）と転送
モード信号ＭＯＤＥ［０：１］が入力し、転送制御信号
ＤＶＬＤに基づきライトクロックＷＣＬＫを生成し、Ｆ
ＩＦＯ１０３に出力する。このライトクロックＷＣＬＫ
によって、データＡと有効フラグがＦＩＦＯ１０３に書
き込まれる。なお、このライトクロックＷＣＬＫは、上
記誤り検出クロックのように、外部機能回路１０４内の
各種の制御にも使用されるクロックである。
送側１０１から転送制御信号（ＴＳ、ＤＶＬＤ）と転送
モード信号ＭＯＤＥ［０：１］が入力し、転送制御信号
ＤＶＬＤに基づきライトクロックＷＣＬＫを生成し、Ｆ
ＩＦＯ１０３に出力する。このライトクロックＷＣＬＫ
によって、データＡと有効フラグがＦＩＦＯ１０３に書
き込まれる。なお、このライトクロックＷＣＬＫは、上
記誤り検出クロックのように、外部機能回路１０４内の
各種の制御にも使用されるクロックである。
【００２９】また、バーストカウンタ生成機能部２０２
は、誤り検出機能部２０１から検出結果を受けて、誤り
がない場合には、転送制御信号ＤＶＬＤに基づき転送制
御信号ＴＡを生成し、転送側１０１へ出力する。一方、
誤りがある場合には、上記誤り検出クロックに基づき転
送制御信号ＴＡを生成し、転送側１０１へ出力する。
は、誤り検出機能部２０１から検出結果を受けて、誤り
がない場合には、転送制御信号ＤＶＬＤに基づき転送制
御信号ＴＡを生成し、転送側１０１へ出力する。一方、
誤りがある場合には、上記誤り検出クロックに基づき転
送制御信号ＴＡを生成し、転送側１０１へ出力する。
【００３０】図３は、転送側１０１と外部機能回路１０
４との間のインタフェース仕様の一例である。図３にお
いて、信号名「ＴＳ」「ＴＡ」「ＤＶＬＤ」は、上記転
送制御信号であり、それぞれ、アクティブレベルは、
“Ｌ（Ｌｏｗ）”レベルである。
４との間のインタフェース仕様の一例である。図３にお
いて、信号名「ＴＳ」「ＴＡ」「ＤＶＬＤ」は、上記転
送制御信号であり、それぞれ、アクティブレベルは、
“Ｌ（Ｌｏｗ）”レベルである。
【００３１】転送制御信号ＴＳは、データ転送の開始を
通知するバスサイクルスタート信号である。転送制御信
号ＤＶＬＤは、転送するデータの有効性を示すデータバ
リッド信号である。転送制御信号ＴＡは、データ転送の
終了を通知する転送アクノリッジ信号である。
通知するバスサイクルスタート信号である。転送制御信
号ＤＶＬＤは、転送するデータの有効性を示すデータバ
リッド信号である。転送制御信号ＴＡは、データ転送の
終了を通知する転送アクノリッジ信号である。
【００３２】信号名「ＤＡＴＡ」は、転送側１０１が出
力する上記データＡであり、転送制御信号ＤＶＬＤに同
期してデータラインへ送出されるようになっている。
力する上記データＡであり、転送制御信号ＤＶＬＤに同
期してデータラインへ送出されるようになっている。
【００３３】信号名「ＭＯＤＥ［０：１］」は、上記転
送モード信号ＭＯＤＥ［０：１］であり、現転送サイク
ルが、シングル転送モードか、バースト転送モードかを
指定する信号である。具体的には、転送モード信号ＭＯ
ＤＥ［０：１］は、“００”によって現転送サイクルが
バースト転送モードであることを指定し、“１１”によ
って現転送サイクルがシングル転送モードであることを
指定する。
送モード信号ＭＯＤＥ［０：１］であり、現転送サイク
ルが、シングル転送モードか、バースト転送モードかを
指定する信号である。具体的には、転送モード信号ＭＯ
ＤＥ［０：１］は、“００”によって現転送サイクルが
バースト転送モードであることを指定し、“１１”によ
って現転送サイクルがシングル転送モードであることを
指定する。
【００３４】次に、上記構成を有するバースト転送制御
回路（外部機能回路）の動作を、図４〜図６を用いて説
明する。図４は、通常のシングル転送を説明するタイム
チャートである。図５は、通常のバースト転送を説明す
るタイムチャートである。図６は、異常時のバースト転
送を説明するタイムチャートである。
回路（外部機能回路）の動作を、図４〜図６を用いて説
明する。図４は、通常のシングル転送を説明するタイム
チャートである。図５は、通常のバースト転送を説明す
るタイムチャートである。図６は、異常時のバースト転
送を説明するタイムチャートである。
【００３５】図４において、転送側１０１は、転送制御
信号ＴＳ、ＤＶＬＤをアサインし、転送制御信号ＤＶＬ
Ｄに同期してデータＤＡＴＡを転送する。この場合、転
送側１０１は、転送サイクルがシングル転送モードであ
ることを外部機能回路１０４に指示するために、転送モ
ード信号ＭＯＤＥ［０：１］を“１１”として出力す
る。
信号ＴＳ、ＤＶＬＤをアサインし、転送制御信号ＤＶＬ
Ｄに同期してデータＤＡＴＡを転送する。この場合、転
送側１０１は、転送サイクルがシングル転送モードであ
ることを外部機能回路１０４に指示するために、転送モ
ード信号ＭＯＤＥ［０：１］を“１１”として出力す
る。
【００３６】外部機能回路１０４では、バーストカウン
タ生成機能部２０２が転送制御信号ＤＶＬＤに同期して
ライトクロックＷＣＬＫを生成し、データＤＡＴＡをＦ
ＩＦＯ１０３に書き込み、終了報告として転送制御信号
ＴＡを生成して転送側１０１へ出力する。これにより、
転送側１０１は、当該シングル転送モードのサイクルが
終了したことを認識する。
タ生成機能部２０２が転送制御信号ＤＶＬＤに同期して
ライトクロックＷＣＬＫを生成し、データＤＡＴＡをＦ
ＩＦＯ１０３に書き込み、終了報告として転送制御信号
ＴＡを生成して転送側１０１へ出力する。これにより、
転送側１０１は、当該シングル転送モードのサイクルが
終了したことを認識する。
【００３７】また、 通常のバースト転送は、次のよう
にして行われる。図５において、転送側１０１は、シン
グル転送モードと同様に、転送制御信号ＴＳをアサイン
し転送を開始する。このとき、転送モード信号ＭＯＤＥ
［０：１］を“００”として出力し、当該サイクルがバ
ースト転送モードであることを指定する。図５では、4
つのデータ単位を一括して転送するバースト転送を示し
ている。
にして行われる。図５において、転送側１０１は、シン
グル転送モードと同様に、転送制御信号ＴＳをアサイン
し転送を開始する。このとき、転送モード信号ＭＯＤＥ
［０：１］を“００”として出力し、当該サイクルがバ
ースト転送モードであることを指定する。図５では、4
つのデータ単位を一括して転送するバースト転送を示し
ている。
【００３８】データが有効であることを示す転送制御信
号ＤＶＬＤは、データ転送毎に転送側１０１から出力さ
れる。つまり、４つのバースト転送データは、それぞれ
の転送制御信号ＤＶＬＤに同期したタイミングで転送さ
れる。
号ＤＶＬＤは、データ転送毎に転送側１０１から出力さ
れる。つまり、４つのバースト転送データは、それぞれ
の転送制御信号ＤＶＬＤに同期したタイミングで転送さ
れる。
【００３９】外部機能回路１０４では、バーストカウン
タ生成機能部２０２が転送制御信号ＤＶＬＤに同期して
ライトクロックＷＣＬＫを生成し、転送されるデータＤ
ＡＴＡ毎にＦＩＦＯ１０３への書き込みを行う。
タ生成機能部２０２が転送制御信号ＤＶＬＤに同期して
ライトクロックＷＣＬＫを生成し、転送されるデータＤ
ＡＴＡ毎にＦＩＦＯ１０３への書き込みを行う。
【００４０】これと並行して誤り検出機能部２０１が、
ライトクロックＷＣＬＫを誤り検出クロックとして用い
て転送されるデータＤＡＴＡ毎に誤り検出を実施し、正
常であれば有効フラグを“１”としてＦＩＦＯ１０３に
出力する。有効フラグは、ライトクロックＷＣＬＫによ
り、データＤＡＴＡとともにＦＩＦＯ１０３に書き込ま
れる。
ライトクロックＷＣＬＫを誤り検出クロックとして用い
て転送されるデータＤＡＴＡ毎に誤り検出を実施し、正
常であれば有効フラグを“１”としてＦＩＦＯ１０３に
出力する。有効フラグは、ライトクロックＷＣＬＫによ
り、データＤＡＴＡとともにＦＩＦＯ１０３に書き込ま
れる。
【００４１】バーストカウンタ生成機能部２０２は、４
つの転送制御信号ＤＶＬＤそれぞれのタイミングで誤り
検出機能部２０１から誤り無しの通知を受けると、４バ
ースト終了後に転送制御信号ＴＡを生成して転送側１０
１に返す。これにより、バースト転送は終了し、ＦＩＦ
Ｏ１０３には、Ｄ０〜Ｄ３の４つのデータＤＡＴＡとそ
れぞれに対する“１”の有効フラグが格納される。この
場合の転送制御信号ＴＡは、転送制御信号ＤＶＬＤに応
答して動作する図示しないステートマシンにより生成さ
れる。シングル転送モード時も同様である。
つの転送制御信号ＤＶＬＤそれぞれのタイミングで誤り
検出機能部２０１から誤り無しの通知を受けると、４バ
ースト終了後に転送制御信号ＴＡを生成して転送側１０
１に返す。これにより、バースト転送は終了し、ＦＩＦ
Ｏ１０３には、Ｄ０〜Ｄ３の４つのデータＤＡＴＡとそ
れぞれに対する“１”の有効フラグが格納される。この
場合の転送制御信号ＴＡは、転送制御信号ＤＶＬＤに応
答して動作する図示しないステートマシンにより生成さ
れる。シングル転送モード時も同様である。
【００４２】一方、バースト転送モード時にデータ誤り
があった場合には、次のような動作が行われる。図６に
おいて、転送側１０１は、バースト転送モードとして図
５で示したように、転送制御信号ＴＳ、ＤＶＬＤ及び転
送モード信号ＭＯＤＥ［０：１］をアサインする。外部
機能回路１０４でも、同様に誤り検出機能部２０１が、
ライトクロックＷＣＬＫを誤り検出検出クロックとする
タイミングで、転送制御信号ＤＶＬＤに同期したタイミ
ングで転送されるデータＤＡＴＡの誤り検出を行う。
があった場合には、次のような動作が行われる。図６に
おいて、転送側１０１は、バースト転送モードとして図
５で示したように、転送制御信号ＴＳ、ＤＶＬＤ及び転
送モード信号ＭＯＤＥ［０：１］をアサインする。外部
機能回路１０４でも、同様に誤り検出機能部２０１が、
ライトクロックＷＣＬＫを誤り検出検出クロックとする
タイミングで、転送制御信号ＤＶＬＤに同期したタイミ
ングで転送されるデータＤＡＴＡの誤り検出を行う。
【００４３】ここで、２つ目のバースト転送データで誤
りを検出した場合の動作を例に挙げて説明する。1つ目
のバースト転送データＤ０は、正常であるので、誤り検
出機能部２０１は有効フラグを“１”としてＦＩＦＯ１
０３に出力をする。1つ目のバースト転送データＤ０と
“１”の有効フラグがＦＩＦＯ１０３に書き込まれる。
りを検出した場合の動作を例に挙げて説明する。1つ目
のバースト転送データＤ０は、正常であるので、誤り検
出機能部２０１は有効フラグを“１”としてＦＩＦＯ１
０３に出力をする。1つ目のバースト転送データＤ０と
“１”の有効フラグがＦＩＦＯ１０３に書き込まれる。
【００４４】誤り検出機能部２０１は、２つ目のバース
ト転送データがＮＧであると、有効フラグを“０”にし
てＦＩＦＯ１０３に出力する。一方、バーストカウンタ
生成機能部２０２は、誤り検出機能部２０１から誤り有
り通知を受けて直ちに、ここでは、誤り検出クロックの
立ち上がりで転送制御信号ＴＡを生成して出力し、転送
側１０１に対して当該バーストサイクルの強制終了要求
を行う。ほぼ同時に、バーストカウンタ生成機能部２０
２は、転送側１０１に対し、割込信号ＩＮＴを出力し、
再送処理ないしは復旧処理などの例外処理を採ることを
要求する。
ト転送データがＮＧであると、有効フラグを“０”にし
てＦＩＦＯ１０３に出力する。一方、バーストカウンタ
生成機能部２０２は、誤り検出機能部２０１から誤り有
り通知を受けて直ちに、ここでは、誤り検出クロックの
立ち上がりで転送制御信号ＴＡを生成して出力し、転送
側１０１に対して当該バーストサイクルの強制終了要求
を行う。ほぼ同時に、バーストカウンタ生成機能部２０
２は、転送側１０１に対し、割込信号ＩＮＴを出力し、
再送処理ないしは復旧処理などの例外処理を採ることを
要求する。
【００４５】データ誤り検出時においては、検出するま
での２つのバースト転送データ（今回の場合はＤ０、Ｎ
Ｇ）がＦＩＦＯ１０３に転送済みとなっている。それら
に対する有効フラグは、データＤ０では“１”であり、
データＮＧでは“０”である。
での２つのバースト転送データ（今回の場合はＤ０、Ｎ
Ｇ）がＦＩＦＯ１０３に転送済みとなっている。それら
に対する有効フラグは、データＤ０では“１”であり、
データＮＧでは“０”である。
【００４６】よって、受信側となる被転送側１０２で
は、有効フラグを確認し、有効フラグが“０”であるデ
ータ列は破棄する排他制御を実施することが可能とな
る。また、割り込みを受信した転送側１０１では、割り
込みに対する処理として、当該バーストサイクルの再送
処理、もしくは復旧処理へ迅速に移行することが可能と
なる。
は、有効フラグを確認し、有効フラグが“０”であるデ
ータ列は破棄する排他制御を実施することが可能とな
る。また、割り込みを受信した転送側１０１では、割り
込みに対する処理として、当該バーストサイクルの再送
処理、もしくは復旧処理へ迅速に移行することが可能と
なる。
【００４７】したがって、本実施の形態によれば、より
信頼性の高いバースト転送によるデータ転送が行えるよ
うになるので、システムのスループットを向上させるこ
とが可能となる。
信頼性の高いバースト転送によるデータ転送が行えるよ
うになるので、システムのスループットを向上させるこ
とが可能となる。
【００４８】ここで、本発明は、上記の実施の形態に限
定されるものではなく、種々の変形が可能である。例え
ば、ＦＩＦＯ１０３とその制御回路である外部機能回路
１０４をそれぞれ独立した構成として説明したが、それ
らを集積回路化することで１つの構成部品として扱うこ
とが可能である。これによれば、部品点数削減を可能に
することができる。
定されるものではなく、種々の変形が可能である。例え
ば、ＦＩＦＯ１０３とその制御回路である外部機能回路
１０４をそれぞれ独立した構成として説明したが、それ
らを集積回路化することで１つの構成部品として扱うこ
とが可能である。これによれば、部品点数削減を可能に
することができる。
【００４９】また、転送側１０１として一般的なＣＰＵ
を例示したが、例えば外部アドレス／データに同期した
クロック出力が可能なＣＰＵを採用すれば、そのクロッ
クをライトクロックＷＣＬＫとして用いることができる
ので、外部機能回路１０４をより簡略な回路で構成でき
る。
を例示したが、例えば外部アドレス／データに同期した
クロック出力が可能なＣＰＵを採用すれば、そのクロッ
クをライトクロックＷＣＬＫとして用いることができる
ので、外部機能回路１０４をより簡略な回路で構成でき
る。
【００５０】さらに、メモリとしてＦＩＦＯを使用した
が、一般的な高速メモリも使用することができる。この
場合には、転送側１０１から出力されるデータと同期し
て出力されるアドレスに対し、バーストカウンタ生成機
能部２０２が転送制御信号ＤＶＬＤを受けて、そのアド
レスをインクリメントする機能を有するようにすればよ
い。
が、一般的な高速メモリも使用することができる。この
場合には、転送側１０１から出力されるデータと同期し
て出力されるアドレスに対し、バーストカウンタ生成機
能部２０２が転送制御信号ＤＶＬＤを受けて、そのアド
レスをインクリメントする機能を有するようにすればよ
い。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
メモリへのバースト転送時に誤り検出を行い、誤りを検
出した場合に当該バースト転送を強制的に終了させるこ
とができるバースト転送制御回路を提供することができ
る。
メモリへのバースト転送時に誤り検出を行い、誤りを検
出した場合に当該バースト転送を強制的に終了させるこ
とができるバースト転送制御回路を提供することができ
る。
【図１】本発明の一実施の形態に係るバースト転送制御
回路を用いたデータ転送システムの構成例を示すブロッ
ク図
回路を用いたデータ転送システムの構成例を示すブロッ
ク図
【図２】外部機能回路の構成例
【図３】転送側と外部機能回路との間のインタフェース
仕様の一例
仕様の一例
【図４】通常のシングル転送を説明するタイムチャート
【図５】通常のバースト転送を説明するタイムチャート
【図６】異常時のバースト転送を説明するタイムチャー
ト
ト
１０１ 転送側 １０２ 被転送側 １０３ ＦＩＦＯ １０４ 外部機能回路 ２０１ 誤り検出機能部 ２０２ バーストカウンタ生成機能部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B001 AA01 AA04 AB01 AC08 AD03 AE02 5B018 GA01 GA06 KA02 QA01 5B077 AA04 AA23 AA32 BA02 DD02 NN08 5B083 AA08 BB01 BB02 CC02 CD01 CE01 DD01 DD08 EE07 EE11 EF01
Claims (6)
- 【請求項１】 転送側と被転送側との間に設けられるメ
モリへのバースト転送によるデータ転送を前記転送側と
の転送制御手順に従って制御するバースト転送制御回路
であって、 前記バースト転送データの誤りを転送単位毎に検出する
誤り検出手段と、 前記誤り検出手段が誤りを検出したとき、直ちに前記転
送側へ前記転送制御手順によるバースト転送の終了通知
を出力する終了要求手段と、 を具備することを特徴とするバースト転送制御回路。 - 【請求項２】 前記誤り検出手段が誤りを検出したと
き、前記転送側へ異常報告を行う第１異常報告手段、を
有することを特徴とする請求項１記載のバースト転送制
御回路。 - 【請求項３】 前記誤り検出手段が誤りを検出したと
き、前記メモリに書き込まれたバースト転送データが誤
りを含むものであることを示す識別手段を生成し、生成
した前記識別手段を前記メモリに書き込む第２異常報告
手段、を有することを特徴とする請求項１又は請求項２
記載のバースト転送制御回路。 - 【請求項４】 転送側と被転送側との間に設けられるメ
モリへのバースト転送によるデータ転送を前記転送側と
の転送制御手順に従って制御するバースト転送制御方法
であって、 前記バースト転送データの誤りを転送単位毎に検出し、
前記誤りが検出されたとき、直ちに前記転送側へ前記転
送制御手順によるバースト転送の終了通知を出力する、
ことを特徴とするバースト転送制御方法。 - 【請求項５】 前記誤りが検出されたとき、前記転送側
へ異常報告を行う、ことを特徴とする請求項４記載のバ
ースト転送制御方法。 - 【請求項６】 前記誤りが検出されたとき、前記メモリ
に書き込まれたバースト転送データが誤りを含むもので
あることを示す識別手段を生成し、生成した前記識別手
段を前記メモリに書き込む、ことを特徴とする請求項４
又は請求項５記載のバースト転送制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274587A JP2002082843A (ja) | 2000-09-11 | 2000-09-11 | バースト転送制御回路及びバースト転送制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274587A JP2002082843A (ja) | 2000-09-11 | 2000-09-11 | バースト転送制御回路及びバースト転送制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002082843A true JP2002082843A (ja) | 2002-03-22 |
Family
ID=18760325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000274587A Pending JP2002082843A (ja) | 2000-09-11 | 2000-09-11 | バースト転送制御回路及びバースト転送制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002082843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073789A1 (ja) * | 2008-12-24 | 2010-07-01 | 住友電気工業株式会社 | 歪補償回路 |
-
2000
- 2000-09-11 JP JP2000274587A patent/JP2002082843A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073789A1 (ja) * | 2008-12-24 | 2010-07-01 | 住友電気工業株式会社 | 歪補償回路 |
| JP2010154042A (ja) * | 2008-12-24 | 2010-07-08 | Sumitomo Electric Ind Ltd | 歪補償回路 |
| CN102265507A (zh) * | 2008-12-24 | 2011-11-30 | 住友电气工业株式会社 | 失真补偿电路 |
| US8471632B2 (en) | 2008-12-24 | 2013-06-25 | Sumitomo Electric Industries, Ltd. | Distortion compensation circuit |
| CN102265507B (zh) * | 2008-12-24 | 2014-04-16 | 住友电气工业株式会社 | 失真补偿电路 |
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