JPH05108491A

JPH05108491A - 情報処理装置

Info

Publication number: JPH05108491A
Application number: JP3271398A
Authority: JP
Inventors: Kazuhide Hosaka; 和秀保坂
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-10-18
Filing date: 1991-10-18
Publication date: 1993-04-30

Abstract

(57)【要約】【目的】中央処理装置とＥＣＣ機能を有した主記憶装置
の間で行なわれるリード処理に関し、特に訂正可能なエ
ラーが発生したときの中央処理装置および主記憶装置の
動作を目的とする。【構成】中央処理装置１は、パリティ・チェック回路１
１によってパリティ・チェックを行ない、パリティ・エ
ラーが検出されると、信号１００によってバスサイクル
制御回路１２に通知する。バスサイクル制御回路１２
は、再転送要求信号１０１をアクティブにして、主記憶
装置２に通知する。主記憶装置２は、再転送要求信号１
０１がアクティブになると、主記憶部２０から出力され
ているデータおよびパリティをバス３上に出力しないよ
うにし、ＥＣＣ回路２１から出力されている１ビット訂
正後のデータおよびパリティをバス３上に出力する。【効果】バスサイクルをより短かくすることができるの
で、処理性能の向上が実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置とＥＣＣ
機能を有した主記憶装置の間で行なわれるリード処理に
関し、特に訂正可能なエラーが発生したときの中央処理
装置および主記憶装置の動作に関する。

【０００２】

【従来の技術】従来、ＥＣＣ機能付の主記憶から命令あ
るいはオペランドを読み出すときは、訂正可能なエラー
の検出および訂正に要する時間を考慮して、読み出しバ
スサイクルを予め設定していた。

【０００３】また、他の例としては、主記憶装置が訂正
可能なエラーを検出して直ちに中央処理装置に通知し、
中央処理装置を訂正された正しいデータが再度転送され
るまで待たせておく技術がある。

【０００４】

【発明が解決しようとする課題】従来のように、訂正可
能なエラーの検出および訂正に要する時間を考慮して読
み出しバスサイクルを予め設定する場合は、バスサイク
ルに訂正可能なエラーの検出と訂正に要する時間がすべ
て含まれてしまうので、バスサイクルを長めに設定しな
ければならず、処理性能に悪影響を及ぼす。

【０００５】また、主記憶装置側で訂正可能なエラーが
検出されたときに中央処理装置を待たせておくような場
合、訂正可能なエラー検出の通知が余り遅れると、主記
憶装置が処理を先に進め過ぎてしまい誤動作することに
なるので、訂正可能なエラーの検出に要する時間に左右
されることになり、その検出時間が長ければ性能に悪影
響を与える。

【０００６】

【課題を解決するための手段】本発明による情報処理装
置においては、中央処理装置が、主記憶装置からデータ
を読み出すときに、そのデータを主記憶装置から読出デ
ータと同時に転送されてくるパリティ・ビットからパリ
ティ・チェックを行ない、パリティ・エラーを検出した
場合は主記憶装置に対してデータ再転送を要求する制御
信号を一定期間出力する第一の制御手段を有し、主記憶
装置が、制御信号に応答して、ＥＣＣ機能によって訂正
された正しいデータおよびパリティを再び中央処理装置
に対して転送するデータ転送手段を有する。

【０００７】

【実施例】次に、本発明の一実施例を示した図面を参照
して、より詳細に説明する。

【０００８】図１を参照すると、本発明の一実施例にお
いて、中央処理装置１と主記憶装置２とはバス３で結ば
れており、バス３はデータとパリティを転送する。中央
処理装置１はプロセッサ１０と、パリティ・チェック回
路１１と、バスサイクル制御回路１２とから構成されて
いる。主記憶装置２は、主記憶部２０と、ＥＣＣ回路２
１と、バス３と主記憶部２０とを結ぶ双方向バッファ２
２と、ＥＣＣ回路２１の出力データをバス３に出力する
ドライバ２３とから構成されている。主記憶部２０に
は、命令、オペランドのデータ、パリティ・ビットおよ
び１ビット訂正用のチェック・ビットが格納されてい
る。

【０００９】プロセッサ１０は、バスサイクルを起動し
て主記憶部２０のリード／ライトを実行する。バスサイ
クルを終了するタイミングは、バスサイクル制御回路１
２によって決められ、バスサイクル終結信号１０２をプ
ロセッサ１０に返すことで終了する。

【００１０】プロセッサ１０が主記憶部リードのバスサ
イクルを起動すると、主記憶部２０に格納されているデ
ータおよびそのパリティ・ビットは、双方向バッファ２
２を介してバス３上に出力され、中央処理装置１に転送
される。また、同様に、主記憶部２０に格納されている
チェック・ビットは転送路２６を通ってＥＣＣ回路２１
に転送される。ＥＣＣ回路２１には、同時に転送路２５
を通ってバス３上に出力されているデータおよびパリテ
ィが転送される。ＥＣＣ回路２１は、転送されてきたデ
ータとチェック・ビットから訂正可能なエラーの検出と
訂正とを行なう。

【００１１】中央処理装置１は、パリティ・チェック回
路１１によってパリティ・チェックを行なう。もしパリ
ティ・エラーが検出されると、信号１００によってバス
サイクル制御回路１２に通知される。バスサイクル制御
回路１２は、パリティ・エラーが発生したことを信号１
００によって通知されると、再転送要求信号１０１をア
クティブにして主記憶装置２に通知する。主記憶装置２
は、信号１０１がアクティブになると、双方向バッファ
２２のディセーブルにして主記憶部２０から出力されて
いるデータおよびパリティをバス３上に出力しないよう
にして、ドライバ２３をイネーブルにしてＥＣＣ回路２
１から出力されている１ビット訂正後のデータおよびパ
リティをバス３上に出力する。

【００１２】バスサイクル制御回路１２は、図２に詳細
ブロック図で示すように、プロセッサ１０からバスサイ
クル開始信号１０３、アドレスやリード／ライトを識別
する信号などのアクセス・タイプ情報信号１３を受け取
る。アクセス・タイプ情報信号１３は、直ちにデコーダ
１３０により解析されて、カウンタ１３２の初期値１３
１を出力する。カウンタ１３２は、バスサイクルの長さ
を決定するものであり、バスサイクル開始信号１０３が
アクティブになったときに、初期値１３１がセットさ
れ、以後１クロック毎にディクリメントされる。このデ
ィクリメント動作は、カウンタ値がオール０からオール
１になるまで続けられ、オール１になった時点で停止す
る。カウンタ１３２はカウンタ値がオール０になったと
きに信号１３３を「１」にする。信号１３３は、バスサ
イクルの終了タイミングを示す信号であり、パリティ・
エラーが発生していないときはアンドゲート１３６、オ
アゲート１３９を通ってバスサイクル終結信号１０２に
なって、プロセッサ１０に入力される。以下の説明から
カウンタ１３２の初期値は、バスサイクルの長さを決定
するものである。一例を挙げれば、バスサイクルを４ク
ロックで終了するようにするには初期値を「２」にすれ
ば実現できる。

【００１３】ここで主記憶リード・バスサイクルでパリ
ティ・エラーが検出した場合の動作を説明する。パリテ
ィ・エラーを検出すると、信号１００は「１」になる。
また、デコーダ１３０から出力される信号１４１は、主
記憶リードのときに「１」になる信号である。したがっ
て、主記憶リードのときにパリティ・エラーが発生した
場合は、アンドゲート１３４により、バスサイクル終了
タイミング（信号１３３＝「１」）で信号１３５が
「１」となる。信号１３５が「１」になると、アンドゲ
ート１３６によりバスサイクル終了タイミング信号１３
３は打ち消され、そのためバスサイクル終結信号１０２
は「０」になりバスサイクルは延ばされることになる。
また、同時にＪ−Ｋフリップフロップ１４０のＪ端子に
入力され、その結果データ再転送要求信号１０１が
「１」となり、主記憶装置２に通知される。さらに、信
号１３５は遅延回路１３７の入力信号にもなる。遅延回
路１３７は、パリティ・エラーが発生したときバスサイ
クルを延長する分だけバスサイクル終了タイミング信号
１３３を遅らせる回路であり、遅らされた信号が信号１
３８である。信号１３８は、オアゲート１３９を通って
バスサイクル終結信号１０２になる。さらに信号１３８
はＪ−Ｋフリップフロップ１４０のＫ端子に入力され
る。その結果、データ再転送要求信号１０１が「０」と
なり、主記憶装置２に通知される。これにより、信号１
０１はバスサイクルが延長された期間中「１」にセット
される。

【００１４】以上の説明により、主記憶リード時にパリ
ティ・エラーが発生した場合、通常のバスサイクル終了
タイミング信号１３５により打ち消されることにより結
果的にバスサイクルが延び、遅延回路１３７の出力信号
１３８が「１」になるまでバスサイクルが延長されるこ
とになる。

【００１５】ＥＣＣ回路２１においては、図３に詳細に
示すように、レジスタ２１０は主記憶部から読み出され
たデータとパリティを格納するレジスタである。レジス
タ２１０に格納されたデータとパリティは、同じく主記
憶から読みだされたチェック・ビットとともに、シンド
ローム生成回路２１１に入力される。シンドローム生成
回路２１１で生成されたシンドロームはレジスタ２１０
に格納されたデータとともに、１ビット訂正回路２１２
に入力される。チェック・ビット生成回路２１４は、主
記憶ライト時に使用される。

【００１６】主記憶リード時は、常にシンドローム生成
回路２１１および１ビット訂正回路２１２が動作してお
り、１ビット・エラーは検出されたときには訂正された
正しいデータとパリティが１ビット訂正回路２１２から
出力されている。中央処理装置１からデータ再転送要求
信号１０１が出力されると、ドライバ２３がイネーブル
になり訂正されたデータおよびパリティがバス３上に出
力され、逆に主記憶の内容をバス３に出力していた双方
向バッファ２２は、インバータ２４を通った再転送要求
信号１０１によりディセーブルにされる。これにより、
データ再転送要求が出されている期間中は１ビット訂正
されたデータおよびパリティが中央処理装置１に転送さ
れる。

【００１７】主記憶リード・バスサイクルが４クロック
で、パリティ・エラーを検出したためにバスサイクルを
７クロックに延長したときのタイミングチャートを図４
に示す。

【００１８】

【発明の効果】以上説明したように、本発明ににおいて
は、中央処理装置でパリティ・エラーを検出した場合
は、一過性の１ビット・エラー（一般にはソフトエラー
と呼ばれる）が発生したものと想定して、主記憶装置に
訂正後のデータを再転送してもらい正しいデータを受信
して処理を継続する。一般に、パリティ・エラーを検出
するのに要する時間の方がＥＣＣ機能による１ビット・
エラーを検出するのに要する時間より短かいので、それ
だけバスサイクルを短かく設定できる。

【００１９】また、バスサイクルを終了させる信号を一
時的にマスクしてバスサイクルを延長させるような制御
を行なう場合、マスク信号はなるべくバスサイクルを終
了させる信号に近いところで作られることが理想的であ
る。例えば、仮にマスク信号を主記憶装置で作った場合
は、主記憶装置から中央処理装置にマスク信号を送るの
に無視することのできない遅延が生じるのである。

【００２０】このように、本発明によれば、バスサイク
ルをより短かくすることができるので、処理性能の向上
が実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１に示した実施例におけるバスサイクル制御
回路１２の詳細ブロック図である。

【図３】図１に示した実施例におけるＥＣＣ回路２１の
詳細ブロック図である。

【図４】図１に示した実施例においてバスサイクルを延
長したときのタイミングチャートである。

【符号の説明】

１中央処理装置２主記憶装置３バス１０プロセッサ１１パリティ・チェック回路１２バスサイクル制御回路２０主記憶部２１ＥＣＣ回路２２双方向バッファ２３ドライバ２５転送路２６転送路

Claims

【特許請求の範囲】

【請求項１】中央処理装置、ＥＣＣ機能を有する主記
憶装置および前記中央処理装置と前記主記憶装置とを結
ぶバスを有し、前記中央処理装置が、前記主記憶装置からデータを読み
出すときに、前記データを前記主記憶装置から前記デー
タと同時に転送されてくるパリティ・ビットからパリテ
ィ・チェックを行ない、パリティ・エラーを検出した場
合は前記主記憶装置に対してデータ再転送を要求する制
御信号を一定期間出力する第一の制御手段を有し、前記主記憶装置が、前記制御信号に応答して、前記ＥＣ
Ｃ機能によって訂正された正しいデータおよびパリティ
を再び前記中央処理装置に対して転送するデータ転送手
段を有することを特徴とする情報処理装置。
【請求項２】前記中央処理装置が、前記主記憶装置か
らデータを読み出すときに、前記データと、前記主記憶
装置から前記データと同時に転送されてくるパリティ・
ビットからパリティ・チェックを行ない、パリティ・エ
ラーを検出した場合は、前記データを読み出すためのバ
スサイクルを一定期間延ばす第二の制御手段を有するこ
とを特徴とする請求項１記載の情報処理装置。
【請求項３】前記主記憶装置が、主記憶部から読み出
したデータおよびパリティを保持する保持手段と、前記保持手段によって保持されたデータおよびパリティ
ならびに前記主記憶部から読み出しを有することを特徴
とする請求項１記載の情報処理装置。