JPH05233471A

JPH05233471A - マイクロプロセッサ及びそれを使用したデータ処理装置

Info

Publication number: JPH05233471A
Application number: JP4035326A
Authority: JP
Inventors: Yoji Asao; 洋司浅尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-02-21
Filing date: 1992-02-21
Publication date: 1993-09-10

Abstract

(57)【要約】【目的】マイクロプロセッサとメモリ間のデータ転送
技術に関し、パリティチェックを行なった場合にも、パ
リティチェックを行なわない場合と同等のクロック数
で、メモリに対するリードアクセスを行なうことを可能
とするマイクロプロセッサ及びそれを使用したデータ処
理装置を提供することを目的とする。【構成】データ転送を制御するバスコントローラ２
と、アクセスのアドレス値を所定の期間保持する第２の
アドレスレジスタ７とを有して構成し、バスコントロー
ラ２は、データバスＤＢＵＳから転送データを取り込ん
でバスサイクルを終了した後に、第２の信号ＰＥＲＲ＃
のチェックを行ない、第２の信号ＰＥＲＲ＃によりパリ
ティエラーの発生が検出された場合には、第２のアドレ
ス保持手段７に保持されているアドレスの内容に基づき
エラー処理するよう指示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサと
メモリ間のデータ転送技術に関し、特に、バスサイクル
を実行した時に、そのバスサイクルでパリティエラーが
発生したことをマイクロプロセッサに知らせる信号を備
え、パリティチェックを行なった場合にも、パリティチ
ェックを行なわない場合と同等のクロック数で、メモリ
に対するリードアクセスを行なうことを可能とするマイ
クロプロセッサ及びそれを使用したデータ処理装置に関
する。

【０００２】

【従来の技術】従来のマイクロプロセッサ（以下ＭＰＵ
と略記する）のメモリからのデータ読み出しに関する部
分構成図を図５に示す。

【０００３】この従来のＭＰＵ１０１は、バスコントロ
ーラ１０２、データ要求部１０３、リードデータレジス
タ１０４、アドレスレジスタ１０５、及びエラーアドレ
スレジスタ１０６を備えている。

【０００４】先ず、本従来例の基本的動作を説明する。

【０００５】今、データ要求部１０３が外部メモリ上に
在るデータを要求しているとする。データ要求部１０３
は、内部アドレスバスＩＡＢＵＳ上に読み出したいデー
タが格納されているアドレス値を出力し、同時にアドレ
スストローブ信号ＡＳＴＢをイネーブルにして、有効な
アドレス値が出力されていることをバスコントローラ１
０２に示す。またこの時、アドレスストローブ信号ＡＳ
ＴＢは、データ要求部１０３がデータリードサイクルを
要求していることをバスコントローラ１０２に示すこと
にもなる。

【０００６】バスコントローラ１０２は、アドレススト
ローブ信号ＡＳＴＢがイネーブルになっているのを検出
すると、アドレスレジスタ制御信号ＡＲＣをイネーブル
にして、アドレスレジスタ１０５にこれからアクセスす
るアドレス値の格納を指示する。同時に、応答信号ＡＣ
Ｋをイネーブルにして、データ要求部１０３に対して、
アドレスレジスタ１０５内に内部アドレスバスＩＡＢＵ
Ｓ上のアドレス値を格納したことを知らせる。データ要
求部１０３は、応答信号ＡＣＫを受け取ると、読み出し
データの待ち状態に入り、また、更に読み出したいデー
タがある場合には、そのアドレスを内部アドレスバスＩ
ＡＢＵＳ上に出力し、アドレスストローブ信号ＡＳＴＢ
によりその旨をバスコントローラ１０２に知らせる。

【０００７】一方、バスコントローラ１０２では、アド
レスレジスタ１０５に対してこれからアクセスするアド
レス値を設定した後、スタート信号ＳＴＡＲＴ＃をイネ
ーブルにして、バスサイクルの開始を外部に知らせる。
（ここで、表記法として、信号名に続く＃はその信号が
負論理信号であることを示す。）そして、読み出しデー
タがデータバスＤＢＵＳ上に確定したことを示すデータ
転送完了信号ＤＣ＃がイネーブルになったことを検出す
ると、リードデータレジスタ制御信号ＲＤＲＣをイネー
ブルにして、リードデータレジスタ１０４にデータバス
ＤＢＵＳ上のデータを格納する。

【０００８】この時、本従来例では、データ転送完了信
号ＤＣ＃の検出と同時に、リードデータレジスタ１０４
に格納したデータにパリティエラーが発生していないか
どうかを確認するために、パリティエラー信号ＰＥＲＲ
＃をチェックする。正しいことが確認できれば、アドレ
スストローブ信号ＡＳＴＢをチェックして、更にデータ
リードサイクルが要求されているかどうかを調べる。も
し、アドレスストローブ信号ＡＳＴＢがイネーブルにな
っていれば、次のバスサイクルを行なう為にアドレスレ
ジスタ制御信号ＡＲＣをイネーブルにして、内部アドレ
スバスＩＡＢＵＳ上のアドレス値をアドレスレジスタ１
０５に設定して、ＭＰＵ１０１外部に出力し、応答信号
ＡＣＫをイネーブルにして、内部アドレスバスＩＡＢＵ
Ｓ上のアドレスをアドレスレジスタ１０５に設定したこ
とを知らせる。

【０００９】また、リードデータレジスタ制御信号ＲＤ
ＲＣをイネーブルにすると同時に、データイネーブル信
号ＤＥＮをイネーブルにして、データ要求部１０３に対
して内部リードデータバスＩＲＤＢＵＳ上に正しい読み
出しデータが出力されていることを示す。これにより、
データ要求部１０３は、要求するデータを受け取ること
が出来る。

【００１０】パリティエラーが発生したことを検出した
場合には、次に要求されているデータのデータリードサ
イクルを開始せずに、エラーアドレスレジスタ制御信号
ＥＲＲＣをイネーブルにして、パリティエラーを発生し
たアドレス値をエラーアドレスレジスタ１０６に格納す
る。また、リードデータレジスタ制御信号ＲＤＲＣをイ
ネーブルにすると同時にエラー信号ＥＲＲをイネーブル
にして、データ要求部１０３に対してデータリードサイ
クルでパリティエラーが発生したことを示す。以後、Ｍ
ＰＵ１はエラー処理の実行に移り、エラーアドレスレジ
スタ１０６の内容もそのエラー処理に使用される。

【００１１】図６は、本従来例のアドレスｎに対するデ
ータリードサイクルでは正しいデータが読み出され、ア
ドレスｎ＋４に対するデータリードサイクルでパリティ
エラーが発生した場合のタイミングチャートを示してい
る。

【００１２】本実施例のＭＰＵ１０１に、ＤＲＡＭ１２
３を接続して構成したデータ処理装置の構成図を図７に
示す。この場合、ＭＰＵ１０１とＤＲＡＭ１２３とのイ
ンタフェースでは、同図に示すように、ＤＲＡＭ制御回
路１２２及びパリティチェック回路１２４が必要であ
る。

【００１３】ＤＲＡＭ制御回路１２２では、信号ＲＡＳ
＃、信号ＣＡＳ＃等をＤＲＡＭ１２３に出力し、ＭＰＵ
１に対してはデータ転送完了信号ＤＣ＃、パリティエラ
ー信号ＰＥＲＲ＃等を生成する。ＤＲＡＭ１２３は、信
号ＲＡＳ＃及び信号ＣＡＳ＃がイネーブルになってから
データをデータバスＤＢＵＳに出力する。パリティチェ
ック回路１２４は、ＤＲＡＭ１２３から出力されたデー
タをチェックし、その結果をＤＲＡＭ制御回路１２２に
知らせる。

【００１４】また、図７の動作を説明するタイミングチ
ャートを図８に示す。同図において、ｔ_CACは信号ＣＡ
Ｓ＃がイネーブルになってからのアクセス時間、ｔ_PCは
パリティチェックとパリティエラー信号ＰＥＲＲ＃の生
成に要する時間である。

【００１５】本従来例のＭＰＵ１では、図８に示すよう
に、データ完了信号ＤＣ＃がイネーブルになったことを
検出して、読み出しデータをリードデータレジスタ１０
４に格納し、バスサイクルを終了すると同時に、パリテ
ィエラーのチェックと次のリードサイクル要求のチェッ
クを行なう。そして、もしエラーが発生したならば、次
の読み出しデータ要求のためのバスサイクルは行なわ
ず、直ちにエラー処理を開始するようになっている。

【００１６】そのため、図７におけるＤＲＡＭ制御回路
１２２のような外部回路は、パリティチェックが終了し
て、その結果としてのパリティエラー信号ＰＥＲＲ＃の
値が確定するまでは、データ転送完了信号ＤＣ＃をイネ
ーブルにしてデータリードサイクルを終了させることは
出来ない。つまり、読み出しデータが出力されているに
も関わらず、パリティエラー信号ＰＥＲＲ＃の信号生成
に要する時間（ｔ_PC）だけ待たなければならない。尚、
デバイスとしてＴＴＬやＰＡＬを使用してＤＲＡＭ１２
３のインタフェース回路を作成した場合、ｔ_PCは約３０
ｎｓ〜５０ｎｓとなる。

【００１７】ＭＰＵ１０１の動作周波数が数ＭＨｚ〜１
０ＭＨｚ位の間は、ｔ_PCが３０ｎｓ程度となっても、Ｄ
ＲＡＭ１２３へのアクセスに必要なウェイト数を増加さ
せることなく回路設計できたが、現在のＭＰＵ１のよう
に動作周波数が３０ＭＨｚ以上になってしまうと、１ク
ロックの周期が３０ｎｓ程度になり、パリティチェック
を行なうと、本来のＤＲＡＭ１２３のアクセスに要する
クロック数よりも、必ず１クロックは増加してしまうこ
とになる。

【００１８】本来、システムの動作状態においてパリテ
ィエラーが検出されるようなことは、確率としては非常
に少ないはずである。本従来例のＭＰＵ１０１を使用し
たデータ処理装置では、メモリに対してアクセスする場
合、発生する確率の低いパリティエラーをチェックする
ために、全てのＤＲＡＭ１２３からのデータリードサイ
クル（システムによってはＳＲＡＭの場合で）で、１ク
ロックかそれ以上費やしてしまうことになる。

【００１９】

【発明が解決しようとする課題】以上のように、従来の
マイクロプロセッサを使用したデータ処理装置では、メ
モリに対してアクセスする場合、発生する確率の低いパ
リティエラーをチェックするために、全てのメモリから
のデータリードサイクルで、１クロックかそれ以上費や
してしまうという欠点があった。

【００２０】本発明は、上記問題点を解決するもので、
その目的は、メモリからのデータリードサイクルにおい
て、パリティチェックを行なった場合にも、パリティチ
ェックを行なわない場合と同等のクロック数で、メモリ
に対するリードアクセスを行なうことの可能なマイクロ
プロセッサ及びそれを使用したデータ処理装置を提供す
ることである。

【００２１】

【課題を解決するための手段】前記課題を解決するため
に、本発明のマイクロプロセッサの第１の特徴は、図１
に示す如く、当該マイクロプロセッサ１外部に接続され
る装置２０とのデータ転送を制御するバスコントローラ
２と、前記外部装置２０に対するアクセスのアドレス値
を所定の期間保持する第２のアドレスレジスタ７とを具
備し、当該マイクロプロセッサ１と前記外部装置２０と
は、データバスＤＢＵＳと、アドレスバスＡＢＵＳと、
前記外部装置２０からの転送データにパリティエラーが
存在することを知らせる第２の信号ＰＥＲＲ＃とによっ
て接続され、前記バスコントローラ２は、前記データバ
スＤＢＵＳから転送データを取り込んでバスサイクルを
終了した後に、前記第２の信号ＰＥＲＲ＃のチェックを
行ない、前記第２の信号ＰＥＲＲ＃によりパリティエラ
ーの発生が検出された場合には、前記第２のアドレス保
持手段７に保持されているアドレスの内容に基づきエラ
ー処理するよう指示することである。

【００２２】本発明のマイクロプロセッサの第２の特徴
は、図１に示す如く、当該マイクロプロセッサ１外部に
接続される装置２０内の任意のアドレスのデータの読み
出しを要求するデータ要求部３と、前記データ要求部３
からのアドレスをリードバスサイクルの間保持する第１
のアドレス保持手段５と、前記外部装置２０へのアクセ
スにおいてパリティエラーが発生したアドレスを保持す
るエラーアドレス保持手段６と、前記第１のアドレス保
持手段５の出力を保持し、前記エラーアドレス保持手段
６に出力する第２のアドレス保持手段７と、前記外部装
置２０へのアクセスを制御するバスコントローラ２とを
有し、当該マイクロプロセッサ１と前記外部装置２０と
は、データバスＤＢＵＳと、アドレスバスＡＢＵＳと、
前記外部装置２０からの読み出しデータが前記データバ
スＤＢＵＳ上に用意されたことを示す第１の信号ＤＣ＃
と、前記外部装置２０からの読み出しデータにパリティ
エラーが存在することを知らせる第２の信号ＰＥＲＲ＃
と、前記外部装置２０に対してバスサイクルの開始を知
らせる第３の信号ＳＴＡＲＴ＃とによって接続され、前
記バスコントローラ２は、前記第１の信号ＤＣ＃がアク
ティブと成って読み出しデータの格納とバスサイクルの
終了が行なわれる時に、前記データ要求部３からのデー
タ要求がある場合には、前記第１のアドレス保持手段５
に対して前記データ要求部３から出力されているアドレ
スを保持するよう指示すると共に、前記第３の信号ＳＴ
ＡＲＴ＃をアクティブにし、あるリードバスサイクルに
関するパリティエラーの有無を前記第２の信号ＰＥＲＲ
＃により確認できるまで、前記第２のアドレス保持手段
７に対して前記第１のアドレス保持手段５に保持されて
いた該リードバスサイクルに対応するアドレス値を保持
するよう指示し、前記第２の信号ＰＥＲＲ＃によりパリ
ティエラーの発生が検出された場合には、前記エラーア
ドレス保持手段６に対して前記第２のアドレス保持手段
７に保持されているアドレスの内容を格納させて、エラ
ー処理を行なうよう指示することである。

【００２３】本発明のデータ処理装置の第１の特徴は、
図３に示す如く、請求項１に記載のマイクロプロセッサ
１と外部装置２０とを、データバスＤＢＵＳと、アドレ
スバスＡＢＵＳと、前記外部装置２０からの読み出しデ
ータにパリティエラーが存在することを知らせる第２の
信号ＰＥＲＲ＃とによって接続して構成することであ
る。

【００２４】本発明のデータ処理装置の第２の特徴は、
図３に示す如く、請求項２に記載のマイクロプロセッサ
１と外部装置２０とを、データバスＤＢＵＳと、アドレ
スバスＡＢＵＳと、前記外部装置２０からの読み出しデ
ータが前記データバスＤＢＵＳ上に用意されたことを示
す第１の信号ＤＣ＃と、前記外部装置２０からの読み出
しデータにパリティエラーが存在することを知らせる第
２の信号ＰＥＲＲ＃と、前記外部装置２０に対してバス
サイクルの開始を知らせる第３の信号ＳＴＡＲＴ＃とに
よって接続して構成することである。

【００２５】本発明のデータ処理装置の第３の特徴は、
図３に示す如く、請求項３または４に記載のデータ処理
装置において、前記外部装置２０は、メモリ２３と、前
記メモリ２３に対するアクセスを制御するメモリ制御回
路２２と、前記メモリ２３からの出力データを所定の期
間保持するデータラッチ２９と、前記データラッチ２９
の出力データのパリティチェックを行なうパリティチェ
ック回路２４とを具備することである。

【００２６】

【作用】本発明の第１、第３、及び第５の特徴のマイク
ロプロセッサまたはデータ処理装置では、図１及び図３
に示す如く、バスコントローラ２は、データバスＤＢＵ
Ｓから転送データを取り込んでバスサイクルを終了した
後に、第２の信号ＰＥＲＲ＃のチェックを行ない、第２
の信号ＰＥＲＲ＃によりパリティエラーの発生が検出さ
れた場合には、第２のアドレス保持手段７に保持されて
いるアドレスの内容に基づきエラー処理するよう指示す
るようにしている。

【００２７】つまり、マイクロプロセッサ１がパリティ
エラーの有無を示す第２の信号ＰＥＲＲ＃をチェックす
るタイミングを、データバスＤＢＵＳからの読み出しデ
ータを取り込んでバスサイクルを終了するタイミングよ
りも遅らせることにより、データバスＤＢＵＳ上に読み
出しデータが確定すれば、すぐにバスサイクルを終了
し、また次のバスサイクルを開始することができるよう
にしている。また、第２の信号ＰＥＲＲ＃をマイクロプ
ロセッサ１がチェックする時には、既に次のリードサイ
クルが開始されていることが在り得るので、エラー処理
を確実にするために、エラーを発生したアドレスの値を
第２の信号ＰＥＲＲ＃をマイクロプロセッサ１がチェッ
クするまで保持しておく第２のアドレスレジスタ７を備
えて、パリチィエラーが検出された場合には、第２のア
ドレスレジスタ７の内容に基づきエラー処理を行なうよ
うにしている。

【００２８】従って、外部装置（メモリ）に対するリー
ドサイクルにおいて、パリティチェックを行なった場合
にも、パリティチェックを行なわない場合と同等のクロ
ック数で、外部装置に対するリードアクセスを行なうこ
とが可能となる。

【００２９】本発明の第２、第４、及び第５の特徴のマ
イクロプロセッサまたはデータ処理装置では、図１及び
図３に示す如く、バスコントローラ２は、第１の信号Ｄ
Ｃ＃がアクティブと成って読み出しデータの格納とバス
サイクルの終了が行なわれる時に、データ要求部３から
のデータ要求がある場合には、第１のアドレス保持手段
５に対してデータ要求部３から出力されているアドレス
を保持するよう指示すると共に、第３の信号ＳＴＡＲＴ
＃をアクティブにし、あるリードバスサイクルに関する
パリティエラーの有無を第２の信号ＰＥＲＲ＃により確
認できるまで、第２のアドレス保持手段７に対して第１
のアドレス保持手段５に保持されていた該リードバスサ
イクルに対応するアドレス値を保持するよう指示し、第
２の信号ＰＥＲＲ＃によりパリティエラーの発生が検出
された場合には、エラーアドレス保持手段６に対して第
２のアドレス保持手段７に保持されているアドレスの内
容を格納させて、エラー処理を行なうよう指示するよう
にしている。

【００３０】従って、外部装置（メモリ）に対するリー
ドサイクルにおいて、パリティチェックを行なった場合
にも、パリティチェックを行なわない場合と同等のクロ
ック数で、外部装置に対するリードアクセスを行なうこ
とが可能となる。

【００３１】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００３２】図１に本発明の第１の実施例に係るマイク
ロプロセッサのメモリからのデータ読み出しに関する部
分の部分構成図を示す。図１において、図５（従来例）
と重複する部分には同一の符号を附して説明を簡略にす
る。

【００３３】本実施例のマイクロプロセッサ（以下ＭＰ
Ｕと略記する）１は、バスコントローラ２、データ要求
部３、リードデータレジスタ４、アドレスレジスタ５、
エラーアドレスレジスタ６、及びアドレスコピーレジス
タ７を備えている。

【００３４】本実施例において、データ要求部３からデ
ータ読み出しの要求があった場合の動作を説明する。

【００３５】データ要求部３は、内部アドレスバスＩＡ
ＢＵＳ上に読み出したいデータが格納されているアドレ
ス値を出力し、同時にアドレスストローブ信号ＡＳＴＢ
をイネーブルにして、データリードサイクルの要求と、
有効なアドレス値が内部アドレスバスＩＡＢＵＳ上に出
力されていることをバスコントローラ２に示す。

【００３６】バスコントローラ２は、アドレスストロー
ブ信号ＡＳＴＢがイネーブルになっているのを検出する
と、アドレスレジスタ制御信号ＡＲＣをイネーブルにし
て、これからアクセスするアドレス値をアドレスレジス
タ５に設定する。同時に、応答信号ＡＣＫをイネーブル
にして、アドレスレジスタ５内に内部アドレスバスＩＡ
ＢＵＳ上のアドレス値を格納したことを、データ要求部
３に知らせる。

【００３７】データ要求部３は、応答信号ＡＣＫを受け
取ると、読み出しデータの待ち状態に入り、また、更に
読み出したいデータがある場合には、そのアドレスを内
部アドレスバスＩＡＢＵＳ上に出力し、アドレスストロ
ーブ信号ＡＳＴＢによりその旨をバスコントローラ２に
知らせる。

【００３８】一方、バスコントローラ２では、アドレス
レジスタ５に対してこれからアクセスするアドレス値を
設定した後、スタート信号ＳＴＡＲＴ＃をイネーブルに
して、バスサイクルを開始する。更にバスサイクルの開
始１クロック後に、アドレスコピーレジスタ制御信号Ａ
ＣＲＣをイネーブルにして、現在アクセス中のアドレス
値をアドレスコピーレジスタ７に格納する。

【００３９】そして、データ転送完了信号ＤＣ＃がイネ
ーブルになったことを検出すると、リードデータレジス
タ制御信号ＲＤＲＣをイネーブルにして、リードデータ
レジスタ４にデータバスＤＢＵＳ上のデータを格納す
る。

【００４０】この時、本実施例では、パリティエラー信
号ＰＥＲＲ＃をチェックすることなしに、アドレススト
ローブ信号ＡＳＴＢをチェックして、更にデータリード
サイクルが要求されているかどうかを調べる。もし、ア
ドレスストローブ信号ＡＳＴＢがイネーブルになってい
れば、バスコントローラ２は次のデータリードサイクル
に入り、アドレスレジスタ制御信号ＡＲＣをイネーブル
にして、アドレスレジスタ５に内部アドレスバスＩＡＢ
ＵＳ上のアドレス値を設定し、応答信号ＡＣＫをイネー
ブルにする。また、スタート信号ＳＴＡＲＴ＃をイネー
ブルにしてリードバスサイクルを開始する。

【００４１】パリティエラー信号ＰＥＲＲ＃は、１クロ
ック後にチェックする。もし、パリティエラーが発生し
ていなければ、データイネーブル信号ＤＥＮをイネーブ
ルにして、データ要求部３に対して正しいデータを読み
出すことができたことを知らせる。これにより、データ
要求部３は、内部リードデータバスＩＲＤＢＵＳ上のデ
ータを受け取ることができ、更に次のデータの待ち状態
に入る。

【００４２】また、もしパリティエラーが発生した場合
には、データ要求部３に対して、エラー信号ＥＲＲをイ
ネーブルにしてパリティエラーが発生したことを知らせ
る。またこの時、アドレスコピーレジスタ７に格納され
ているアドレス値を、パリティエラーを発生したアドレ
ス値を保存するエラーアドレスレジスタ６に格納する。
そして、現在実行中のバスサイクルが終了した時点でエ
ラー処理を実行する。

【００４３】図２は、本実施例のアドレスｎ及びｎ＋８
に対するデータリードサイクルでは正しいデータが読み
出され、アドレスｎ＋４に対するデータリードサイクル
でパリティエラーが発生した場合のタイミングチャート
を示している。

【００４４】次に、図３に本発明の第２の実施例に係る
データ処理装置の構成図を示す。図３において、図７
（従来例）と重複する部分には同一の符号を附して説明
を簡略にする。また、図３の動作を説明するタイミング
チャートを図４に示す。

【００４５】図３に示すデータ処理装置は、第１の実施
例のＭＰＵ１に、ＤＲＡＭ２３を接続して構成したもの
である。

【００４６】本実施例のデータ処理装置においては、Ｄ
ＲＡＭ２３から出力されるデータは、図４に示すように
バスサイクルの終了時に消えてしまう。このデータに対
してパリティチェックを行なう為に、ＤＲＡＭデータラ
ッチ２９を設ける必要がある。

【００４７】本実施例では、従来のデータ処理装置（図
７）と同等の速度のＤＲＡＭ２３を使用した場合、ＤＲ
ＡＭ２３からデータが出力された時点で、すぐにバスサ
イクルを終了させ、データバスＤＢＵＳ上のデータをＭ
ＰＵ１内部のリードデータレジスタ４に格納できること
になる。本実施例のＭＰＵ１では、パリティエラー信号
ＰＥＲＲ＃は１クロック後にチェックするが、それまで
には、パリティチェックとＤＲＡＭ制御回路２２による
パリティエラー信号ＰＥＲＲ＃の生成は終了しており、
従来のデータ処理装置（図７）と同等の速度のＤＲＡＭ
２３を使用した場合でも、１回のデータリードサイクル
に４クロックしかかからない。

【００４８】第１及び第２の実施例では、パリティエラ
ー信号ＰＥＲＲ＃をチェックするタイミングを、データ
転送完了信号ＤＣ＃がイネーブルになったことを検出し
てから１クロック後としているが、ＭＰＵ１と動作周波
数によっては、２分の１クロック後でも、２クロック以
上後でもかまわない。

【００４９】

【発明の効果】以上のように本発明によれば、マイクロ
プロセッサがパリティエラーの有無を示す第２の信号を
チェックするタイミングを、データバスからの読み出し
データを取り込んでバスサイクルを終了するタイミング
よりも遅らせることにより、データバス上に読み出しデ
ータが確定すれば、すぐにバスサイクルを終了し、また
次のバスサイクルを開始することができるようにし、ま
た、第２の信号をマイクロプロセッサがチェックする時
には、既に次のリードサイクルが開始されていることが
在り得るので、エラー処理を確実にするために、エラー
を発生したアドレスの値を第２の信号をマイクロプロセ
ッサがチェックするまで保持しておく第２のアドレスレ
ジスタを備えて、パリチィエラーが検出された場合に
は、第２のアドレスレジスタの内容に基づきエラー処理
を行なうこととしたので、外部装置（メモリ）に対する
リードサイクルにおいて、パリティチェックを行なった
場合にも、パリティチェックを行なわない場合と同等の
クロック数で、外部装置に対するリードアクセスを行な
うことが可能なマイクロプロセッサ及びそれを使用した
データ処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るマイクロプロセッ
サのメモリからのデータ読み出しに関する部分の部分構
成図である。

【図２】第１の実施例の動作を説明するタイミングチャ
ートである。

【図３】本発明の第２の実施例に係るデータ処理装置の
構成図である。

【図４】第２の実施例の動作を説明するタイミングチャ
ートである。

【図５】従来のマイクロプロセッサ（第１の従来例）の
メモリからのデータ読み出しに関する部分構成図であ
る。

【図６】第１の従来例の動作を説明するタイミングチャ
ートである。

【図７】従来のデータ処理装置（第２の従来例）の構成
図である。

【図８】第２の従来例の動作を説明するタイミングチャ
ートである。

【符号の説明】

１，１０１マイクロプロセッサ（ＭＰＵ）２，１０２バスコントローラ３，１０３データ要求部４，１０４リードデータレジスタ５，１０５アドレスレジスタ（第１のアドレス保持手
段）６，１０６エラーアドレスレジスタ（エラーアドレス
保持手段）７アドレスコピーレジスタ（第２のアドレス保持手
段）２０外部装置２２，１２２ＤＲＡＭ制御回路２３，１２３ＤＲＡＭ２４，１２４パリティチェック回路２９（ＤＲＡＭ）データラッチＤＢＵＳデータバスＡＢＵＳアドレスバスＤＣ＃データ転送完了信号（第１の信号）ＰＥＲＲ＃パリティエラー信号（第２の信号）ＳＴＡＲＴ＃スタート信号（第３の信号）Ｒ／Ｗ＃リードライト信号ＩＡＢＵＳ内部アドレスバスＩＲＤＢＵＳ内部リードデータバスＡＳＴＢアドレスストローブ信号ＡＣＫ応答信号ＤＥＮデータイネーブル信号ＥＲＲエラー信号ＡＲＣアドレスレジスタ制御信号ＡＣＲＣアドレスコピーレジスタ制御信号ＲＤＲＣリードデータレジスタ制御信号ＥＲＲＣエラーアドレスレジスタ制御信号ＲＡＳ＃信号ＣＡＳ＃信号ＷＥ＃ライトイネーブル信号ｔ_CAC 信号ＣＡＳ＃がイネーブルになってからのアク
セス時間ｔ_PC パリティチェックと信号ＰＥＲＲ＃の生成に要す
る時間ｎ，ｎ＋４，ｎ＋８アドレスＡ，Ｂ，Ｃ，Ｄ，Ｅデータ

Claims

【特許請求の範囲】

【請求項１】当該マイクロプロセッサ外部に接続され
る装置とのデータ転送を制御するバスコントローラと、
前記外部装置に対するアクセスのアドレス値を所定の期
間保持する第２のアドレスレジスタとを有し、当該マイクロプロセッサと前記外部装置とは、データバ
スと、アドレスバスと、前記外部装置からの転送データ
にパリティエラーが存在することを知らせる第２の信号
とによって接続され、前記バスコントローラは、前記データバスから転送デー
タを取り込んでバスサイクルを終了した場合に、前記第
２の信号のチェックを行ない、前記第２の信号によりパ
リティエラーの発生が検出された場合には、前記第２の
アドレス保持手段に保持されているアドレスの内容に基
づきエラー処理するよう指示することを特徴とするマイ
クロプロセッサ。
【請求項２】当該マイクロプロセッサ外部に接続され
る装置内の任意のアドレスのデータの読み出しを要求す
るデータ要求部と、前記データ要求部からのアドレスを
リードバスサイクルの間保持する第１のアドレス保持手
段と、前記外部装置へのアクセスにおいてパリティエラ
ーが発生したアドレスを保持するエラーアドレス保持手
段と、前記第１のアドレス保持手段の出力を保持し、前
記エラーアドレス保持手段に出力する第２のアドレス保
持手段と、前記外部装置へのアクセスを制御するバスコ
ントローラとを有し、当該マイクロプロセッサと前記外部装置とは、データバ
スと、アドレスバスと、前記外部装置からの読み出しデ
ータが前記データバス上に用意されたことを示す第１の
信号と、前記外部装置からの読み出しデータにパリティ
エラーが存在することを知らせる第２の信号と、前記外
部装置に対してバスサイクルの開始を知らせる第３の信
号とによって接続され、前記バスコントローラは、前記第１の信号がアクティブと成って読み出しデータの
格納とバスサイクルの終了が行なわれる時に、前記デー
タ要求部からのデータ要求がある場合には、前記第１の
アドレス保持手段に対して前記データ要求部から出力さ
れているアドレスを保持するよう指示すると共に、前記
第３の信号をアクティブにし、あるリードバスサイクルに関するパリティエラーの有無
を前記第２の信号により確認できるまで、前記第２のア
ドレス保持手段に対して前記第１のアドレス保持手段に
保持されていた該リードバスサイクルに対応するアドレ
ス値を保持するよう指示し、前記第２の信号によりパリティエラーの発生が検出され
た場合には、前記エラーアドレス保持手段に対して前記
第２のアドレス保持手段に保持されているアドレスの内
容を格納させて、エラー処理を行なうよう指示すること
を特徴とするマイクロプロセッサ。
【請求項３】請求項１に記載のマイクロプロセッサと
外部装置とを、データバスと、アドレスバスと、前記外
部装置からの読み出しデータにパリティエラーが存在す
ることを知らせる第２の信号とによって接続して構成す
ることを特徴とするデータ処理装置。
【請求項４】請求項２に記載のマイクロプロセッサと
外部装置とを、データバスと、アドレスバスと、前記外
部装置からの読み出しデータが前記データバス上に用意
されたことを示す第１の信号と、前記外部装置からの読
み出しデータにパリティエラーが存在することを知らせ
る第２の信号と、前記外部装置に対してバスサイクルの
開始を知らせる第３の信号とによって接続して構成する
ことを特徴とするデータ処理装置。
【請求項５】前記外部装置は、メモリと、前記メモリ
に対するアクセスを制御するメモリ制御回路と、前記メ
モリからの出力データを所定の期間保持するデータラッ
チと、前記データラッチの出力データのパリティチェッ
クを行なうパリティチェック回路とを有することを特徴
とする請求項３または４に記載のデータ処理装置。