JPH0760419B2 - チヤネル装置 - Google Patents
チヤネル装置Info
- Publication number
- JPH0760419B2 JPH0760419B2 JP61017464A JP1746486A JPH0760419B2 JP H0760419 B2 JPH0760419 B2 JP H0760419B2 JP 61017464 A JP61017464 A JP 61017464A JP 1746486 A JP1746486 A JP 1746486A JP H0760419 B2 JPH0760419 B2 JP H0760419B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- main memory
- channel
- access address
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、電子計算機システム内の主記憶装置と周辺装
置との間に設置されるチャネル装置に関するものであ
る。
置との間に設置されるチャネル装置に関するものであ
る。
従来の技術 一般に、電子計算機システムにおいては、入出力装置な
どの周辺装置と主記憶装置との間にチャネル装置が設置
され、中央処理装置がチャネル装置に対して入出力コマ
ンドを発行したのちは，中央処理装置が逐一介入するこ
となく周辺装置がこのチャネル装置を介して主記憶装置
をアクセスできるようになっている。
どの周辺装置と主記憶装置との間にチャネル装置が設置
され、中央処理装置がチャネル装置に対して入出力コマ
ンドを発行したのちは，中央処理装置が逐一介入するこ
となく周辺装置がこのチャネル装置を介して主記憶装置
をアクセスできるようになっている。
周辺装置からダイレクトチャネル・インタフェースを介
して主記憶装置のアクセス・アドレスを受けるチャネル
装置では、周辺装置からアクセス・アドレスを受取るた
びにファームウェア制御によってこれをアドレスレジス
タに設定している。
して主記憶装置のアクセス・アドレスを受けるチャネル
装置では、周辺装置からアクセス・アドレスを受取るた
びにファームウェア制御によってこれをアドレスレジス
タに設定している。
発明が解決しようとする問題点 上記従来のチャネル装置のうち１語単位で主記憶装置へ
のアクセスと周辺装置とのデータ転送を行うものは、周
辺装置からアクセス・アドレスを受けるたびにチャネル
制御ファームウエアを起動してこれをアドレスレジスタ
に設定させなければならない。このため、メモリアクセ
スに時間がかかると共に、チャネル制御ファームウエア
の負荷が増大するという問題がある。
のアクセスと周辺装置とのデータ転送を行うものは、周
辺装置からアクセス・アドレスを受けるたびにチャネル
制御ファームウエアを起動してこれをアドレスレジスタ
に設定させなければならない。このため、メモリアクセ
スに時間がかかると共に、チャネル制御ファームウエア
の負荷が増大するという問題がある。
問題点を解決するための手段 本発明によれば、電子計算機システム内の主記憶装置と
周辺装置との間に設置され、周辺装置から受けた主記憶
アクセスアドレスとアクセス種別に従い主記憶装置をア
クセスすると共にアクセスデータを周辺装置との間で送
受するチャネル装置であって、前記周辺装置が出力する
主記憶アクセスアドレスを格納する主記憶アクセスアド
レス格納手段と、前記主記憶アクセスアドレス格納手段
に格納された主記憶アクセスアドレスを歩進する歩進手
段と、前記歩進済み主記憶アクセスアドレスと前記主記
憶アクセスアドレス格納手段に続いて格納された主記憶
アクセスアドレスとを比較して一致状態を検出する検出
手段と、データ転送時には主記憶へのアクセスアドレス
を格納し、データ転送後には前記主記憶アクセスアドレ
スを歩進せしめたアドレスを格納するアドレス送出手段
と、前記検出手段により一致が検出されたときは前記ア
ドレス送出手段に格納されたアドレスをアクセスアドレ
スとして前記記憶部にアクセスし、前記検出手段により
一致が検出されなかったときは前記アクセスアドレス格
納手段に格納された歩進前の主記憶アクセスアドレスを
ファームウエアにより前記アドレス送出手段に格納して
前記主記憶装置へのアクセス処理を行うよう制御する手
段とを含むことを特徴とするチャネル装置が得られる。
すなわち、本発明のチャネル装置は、主記憶装置へのア
クセスがある程度まとまった単位の連続したアドレス上
になされることが多いというアクセス・アドレスの連続
性に着目し、周辺装置から転送されてくるアドレスの全
てをファームウエアによってアドレスレジスタに設定す
る代わりに、アドレスの連続性が失われた時のみそのア
ドレスをファームウェア経由でアドレスレジスタに設定
することにより、チャネル制御ファームウエアの起動回
数を減らして負荷を軽減させると共に、メモリアクセス
時間の短縮を実現している。
周辺装置との間に設置され、周辺装置から受けた主記憶
アクセスアドレスとアクセス種別に従い主記憶装置をア
クセスすると共にアクセスデータを周辺装置との間で送
受するチャネル装置であって、前記周辺装置が出力する
主記憶アクセスアドレスを格納する主記憶アクセスアド
レス格納手段と、前記主記憶アクセスアドレス格納手段
に格納された主記憶アクセスアドレスを歩進する歩進手
段と、前記歩進済み主記憶アクセスアドレスと前記主記
憶アクセスアドレス格納手段に続いて格納された主記憶
アクセスアドレスとを比較して一致状態を検出する検出
手段と、データ転送時には主記憶へのアクセスアドレス
を格納し、データ転送後には前記主記憶アクセスアドレ
スを歩進せしめたアドレスを格納するアドレス送出手段
と、前記検出手段により一致が検出されたときは前記ア
ドレス送出手段に格納されたアドレスをアクセスアドレ
スとして前記記憶部にアクセスし、前記検出手段により
一致が検出されなかったときは前記アクセスアドレス格
納手段に格納された歩進前の主記憶アクセスアドレスを
ファームウエアにより前記アドレス送出手段に格納して
前記主記憶装置へのアクセス処理を行うよう制御する手
段とを含むことを特徴とするチャネル装置が得られる。
すなわち、本発明のチャネル装置は、主記憶装置へのア
クセスがある程度まとまった単位の連続したアドレス上
になされることが多いというアクセス・アドレスの連続
性に着目し、周辺装置から転送されてくるアドレスの全
てをファームウエアによってアドレスレジスタに設定す
る代わりに、アドレスの連続性が失われた時のみそのア
ドレスをファームウェア経由でアドレスレジスタに設定
することにより、チャネル制御ファームウエアの起動回
数を減らして負荷を軽減させると共に、メモリアクセス
時間の短縮を実現している。
第１図は、本発明の一実施のチャネル装置を含む電子計
算機システムの構成を示すブロック図であり、本実施例
のチャネル装置１、中央処理装置２、主記憶装置３、周
辺装置４及びチャネル装置１と周辺装置４間を接続する
ダイレクトチャネル・インタフェース５を備えている。
算機システムの構成を示すブロック図であり、本実施例
のチャネル装置１、中央処理装置２、主記憶装置３、周
辺装置４及びチャネル装置１と周辺装置４間を接続する
ダイレクトチャネル・インタフェース５を備えている。
チャネル装置１は、チャネル制御部10、チャネルアダプ
タ部20及びデータ転送制御部30を備えている。チャネル
アダプタ部20は、周辺装置４からダイレクトチャネル・
インタフェース５を介して転送されてくる主記憶アドレ
スやリード／ライト・コマンドを格納するアドレス／コ
マンド格納レジスタ21、周辺装置４からの受信データを
格納する受信データ格納レジスタ22、周辺装置４への送
信データを格納する送信データ格納レジスタ23に加え
て、アドレス不一致検出回路24を備えている。データ転
送制御部30は、主記憶装置３にリード／ライトのアクセ
ス・アドレスを送信するアドレス送出回路31と、主記憶
装置３への書込みデータや主記憶装置３からの読出しデ
ータを一時的に保持するデータバッファ32を備えてい
る。
タ部20及びデータ転送制御部30を備えている。チャネル
アダプタ部20は、周辺装置４からダイレクトチャネル・
インタフェース５を介して転送されてくる主記憶アドレ
スやリード／ライト・コマンドを格納するアドレス／コ
マンド格納レジスタ21、周辺装置４からの受信データを
格納する受信データ格納レジスタ22、周辺装置４への送
信データを格納する送信データ格納レジスタ23に加え
て、アドレス不一致検出回路24を備えている。データ転
送制御部30は、主記憶装置３にリード／ライトのアクセ
ス・アドレスを送信するアドレス送出回路31と、主記憶
装置３への書込みデータや主記憶装置３からの読出しデ
ータを一時的に保持するデータバッファ32を備えてい
る。
チャネルアダプタ部20内のアドレス不一致検出回路24
は、第２図のブロック図に例示するように、アドレス／
コマンド格納レジスタ21内に格納された直前の主記憶ア
ドレスを歩進するアドレス歩進回路41、この歩進済み主
記憶アドレスを格納するアドレスレジスタ42、アドレス
／コマンド格納レジスタ21内に格納されている現在の主
記憶アドレスとアドレスレジスタ42に格納されている主
記憶アドレスとを比較するアドレス比較回路43及びこの
アドレス比較結果が不一致のときはチャネル制御部10に
割込みを発生する割込みフリップ・フロップ（F/F）回
路44を備えている。
は、第２図のブロック図に例示するように、アドレス／
コマンド格納レジスタ21内に格納された直前の主記憶ア
ドレスを歩進するアドレス歩進回路41、この歩進済み主
記憶アドレスを格納するアドレスレジスタ42、アドレス
／コマンド格納レジスタ21内に格納されている現在の主
記憶アドレスとアドレスレジスタ42に格納されている主
記憶アドレスとを比較するアドレス比較回路43及びこの
アドレス比較結果が不一致のときはチャネル制御部10に
割込みを発生する割込みフリップ・フロップ（F/F）回
路44を備えている。
ダイレクトチャネル・インタフェース５上の転送サイク
ルは、第３図のタイムチャートに示すように、アドレス
／コマンド・サイクルとデータサイクルから成る。アド
レス／コマンド・サイクルは、周辺装置４からチャネル
装置１にアドレス／コマンド引取り要求が発せられるこ
とにより開始され、チャネル装置１から周辺装置４にア
ドレス／コマンド引取り完了通知が送出されることによ
り終了する。データサイクルは、周辺装置４からのデー
タ引取り処理要求によって開始され、周辺装置４からの
データの引取りをチャネル装置１が完了したとき（ライ
トコマンドの場合）、又は、チャネル装置１からのデー
タの引取りを周辺装置４が完了したとき（リードコマン
ドの場合）にそれぞれ終了する。
ルは、第３図のタイムチャートに示すように、アドレス
／コマンド・サイクルとデータサイクルから成る。アド
レス／コマンド・サイクルは、周辺装置４からチャネル
装置１にアドレス／コマンド引取り要求が発せられるこ
とにより開始され、チャネル装置１から周辺装置４にア
ドレス／コマンド引取り完了通知が送出されることによ
り終了する。データサイクルは、周辺装置４からのデー
タ引取り処理要求によって開始され、周辺装置４からの
データの引取りをチャネル装置１が完了したとき（ライ
トコマンドの場合）、又は、チャネル装置１からのデー
タの引取りを周辺装置４が完了したとき（リードコマン
ドの場合）にそれぞれ終了する。
チャネル装置１内のチャネル制御部10は、中央処理装置
２から入出力要求を受けると、チャネルアダプタ部20を
介して周辺装置４を起動する。起動された周辺装置４
は、主記憶装置３との間でデータ転送を行うために、ダ
イレクトチャネル・インタフェース５上に主記憶装置３
のアドレスとリード／ライト・コマンドとその引取り要
求を送出する。チャネル装置１のチャネルアダプタ部20
は、このアドレス／コマンドの引取り要求を受けると、
ダイレクトチャネル・インタフェース５上のアドレスと
コマンドをアドレス／コマンド格納レジスタ21に取込む
（第３図の時点Ａ）。
２から入出力要求を受けると、チャネルアダプタ部20を
介して周辺装置４を起動する。起動された周辺装置４
は、主記憶装置３との間でデータ転送を行うために、ダ
イレクトチャネル・インタフェース５上に主記憶装置３
のアドレスとリード／ライト・コマンドとその引取り要
求を送出する。チャネル装置１のチャネルアダプタ部20
は、このアドレス／コマンドの引取り要求を受けると、
ダイレクトチャネル・インタフェース５上のアドレスと
コマンドをアドレス／コマンド格納レジスタ21に取込む
（第３図の時点Ａ）。
アドレス不一致検出回路24内のアドレス比較回路43は、
アドレス／コマンド格納レジスタ21に取込まれたアドレ
スをアドレスレジスタ42内のアドレスと比較する。アド
レス比較回路43は、上記比較結果が不一致のときには割
込みフリップ・フロップ（F/F）44をセットして信号線4
5上に割込み信号を発生させることにより、チャネル制
御部10のチャネル制御ファームウエアを起動する。
アドレス／コマンド格納レジスタ21に取込まれたアドレ
スをアドレスレジスタ42内のアドレスと比較する。アド
レス比較回路43は、上記比較結果が不一致のときには割
込みフリップ・フロップ（F/F）44をセットして信号線4
5上に割込み信号を発生させることにより、チャネル制
御部10のチャネル制御ファームウエアを起動する。
チャネル制御部10のファームウエアは、上記割込みを受
付けると、アドレス不一致検出回路24内の信号線46を介
してアドレス／コマンド格納レジスタ21の内容を取込
み、取込んだアドレスをデータ転送制御部30内のアドレ
ス送出回路31に転送し、このアドレスの転送の終了をチ
ャネルアダプタ部20に通知する。アドレス送出回路31
は、チャネル制御部10から受取ったアドレスをアドレス
カウンタ31aにセットする。一方、チャネル制御部10か
らアドレス転送の終了通知を受けたチャネルアダプタ部
20は、アドレス／コマンド格納レジスタ21内のアドレス
をアドレス不一致検出回路24内のアドレス歩進回路41で
歩進させ、歩進済みアドレスをアドレスレジスタ42に保
持させ（第３図の時点Ｂ）、周辺装置４にアドレス／コ
マンド引取りの完了を通知する。
付けると、アドレス不一致検出回路24内の信号線46を介
してアドレス／コマンド格納レジスタ21の内容を取込
み、取込んだアドレスをデータ転送制御部30内のアドレ
ス送出回路31に転送し、このアドレスの転送の終了をチ
ャネルアダプタ部20に通知する。アドレス送出回路31
は、チャネル制御部10から受取ったアドレスをアドレス
カウンタ31aにセットする。一方、チャネル制御部10か
らアドレス転送の終了通知を受けたチャネルアダプタ部
20は、アドレス／コマンド格納レジスタ21内のアドレス
をアドレス不一致検出回路24内のアドレス歩進回路41で
歩進させ、歩進済みアドレスをアドレスレジスタ42に保
持させ（第３図の時点Ｂ）、周辺装置４にアドレス／コ
マンド引取りの完了を通知する。
この引取り完了通知を受けた周辺装置４は、チャネル装
置１にデータ引取り処理要求を送出する。チャネル装置
１のチャネルアダプタ部20は、アドレス／コマンド格納
レジスタ21内のリード／ライト・コマンドがライトの場
合には、周辺装置４から転送されてきた書込みデータを
受信データ格納レジスタ22に取込み、データ転送制御部
30に受信データの書込みを要求する。データ転送制御部
30は、チャネルアダプタ部20内の受信データ格納レジス
タ22に格納されている書込みデータをデータバッファ32
に受取り、これをアドレス送出回路31内のアドレスカウ
ンタ31aで指定される主記憶装置３のアドレスへ書込
む。データ転送制御部30は、上記１語のデータの書込み
が終了すると、アドレス送出回路31内のアドレスカウン
タ31aを歩進する（第３図の時点C2）。
置１にデータ引取り処理要求を送出する。チャネル装置
１のチャネルアダプタ部20は、アドレス／コマンド格納
レジスタ21内のリード／ライト・コマンドがライトの場
合には、周辺装置４から転送されてきた書込みデータを
受信データ格納レジスタ22に取込み、データ転送制御部
30に受信データの書込みを要求する。データ転送制御部
30は、チャネルアダプタ部20内の受信データ格納レジス
タ22に格納されている書込みデータをデータバッファ32
に受取り、これをアドレス送出回路31内のアドレスカウ
ンタ31aで指定される主記憶装置３のアドレスへ書込
む。データ転送制御部30は、上記１語のデータの書込み
が終了すると、アドレス送出回路31内のアドレスカウン
タ31aを歩進する（第３図の時点C2）。
一方、チャネルアダプタ部20内のアドレス／コマンド格
納レジスタ21内に格納されているリード／ライトコマン
ドがリードの場合には、チャネルアダプタ部20は、主記
憶装置３からのデータの読出しをデータ転送制御部30に
要求する。この読出し要求を受けたデータ転送制御部30
は、アドレス送出回路31内のアドレスカウンタ31aで指
定されている主記憶装置３のアドレスからデータを１語
読出し、アドレスカウンタ31aを歩進する（第３図の時
点C1）。主記憶装置３から読出されたデータは、データ
バッファ32を経由してチャネルアダプタ部20内の送信デ
ータ格納レジスタ23に転送され、ダイレクトチャネル・
インタフェース５を経由して周辺装置４に引取られる。
納レジスタ21内に格納されているリード／ライトコマン
ドがリードの場合には、チャネルアダプタ部20は、主記
憶装置３からのデータの読出しをデータ転送制御部30に
要求する。この読出し要求を受けたデータ転送制御部30
は、アドレス送出回路31内のアドレスカウンタ31aで指
定されている主記憶装置３のアドレスからデータを１語
読出し、アドレスカウンタ31aを歩進する（第３図の時
点C1）。主記憶装置３から読出されたデータは、データ
バッファ32を経由してチャネルアダプタ部20内の送信デ
ータ格納レジスタ23に転送され、ダイレクトチャネル・
インタフェース５を経由して周辺装置４に引取られる。
上記チャネルアダプタ部20のアドレス不一致検出回路24
で行われるアドレス比較結果が一致した場合には、アド
レス比較回路43は割込みフリップ・フロップ44をセット
せず、従ってチャネル制御部10のファームウエアへの割
込みは発生しない。この場合、チャネルアダプタ部20
は、直ちに周辺装置４にアドレス／コマンド引取りの完
了を通知する。アドレス／コマンド格納レジスタ21内の
アドレスは、アドレス不一致検出格納24内のアドレス歩
進回路41で歩進されたのちアドレスレジスタ42に保持さ
れ、次の主記憶装置アクセス・アドレスとの比較に備え
られる。
で行われるアドレス比較結果が一致した場合には、アド
レス比較回路43は割込みフリップ・フロップ44をセット
せず、従ってチャネル制御部10のファームウエアへの割
込みは発生しない。この場合、チャネルアダプタ部20
は、直ちに周辺装置４にアドレス／コマンド引取りの完
了を通知する。アドレス／コマンド格納レジスタ21内の
アドレスは、アドレス不一致検出格納24内のアドレス歩
進回路41で歩進されたのちアドレスレジスタ42に保持さ
れ、次の主記憶装置アクセス・アドレスとの比較に備え
られる。
周辺装置４がチャネル装置１から上記アドレス／コマン
ド引取り完了の通知を受けた後の周辺装置４とチャネル
装置１の動作は上述したアドレス比較結果が不一致の場
合と同様である。
ド引取り完了の通知を受けた後の周辺装置４とチャネル
装置１の動作は上述したアドレス比較結果が不一致の場
合と同様である。
チャネル装置１を介する周辺装置４と主記憶装置３間の
データ転送は上述のようにして行われるので、主記憶装
置３上の転送アドレスが連続している限り、チャネル制
御ファームウエアの介入は行われず、メモリアクセスに
必要な主記憶装置アドレスとしてデータ転送制御部30の
アドレス送出回路31内のアドレスカウンタ31aの内容が
そのまま主記憶装置３に供給される。
データ転送は上述のようにして行われるので、主記憶装
置３上の転送アドレスが連続している限り、チャネル制
御ファームウエアの介入は行われず、メモリアクセスに
必要な主記憶装置アドレスとしてデータ転送制御部30の
アドレス送出回路31内のアドレスカウンタ31aの内容が
そのまま主記憶装置３に供給される。
以上、周辺装置から受取った主記憶アドレスを直前に受
取った主記憶アドレスを歩進したものと比較する構成を
例示したが、周辺装置から受取った主記憶アドレスを逆
歩進したものを直前に受取った主記憶アドレスと比較す
る構成としてもよく、あるいは、主記憶装置から受取っ
た主記憶アドレスから直前に受取った主記憶アドレスを
減算し、その差が所定の歩進単位になっているか否かを
判定する構成であってもよい。要するに、主記憶アドレ
スの連続性が監視できるものであれば、適宜な方法が採
用できる。
取った主記憶アドレスを歩進したものと比較する構成を
例示したが、周辺装置から受取った主記憶アドレスを逆
歩進したものを直前に受取った主記憶アドレスと比較す
る構成としてもよく、あるいは、主記憶装置から受取っ
た主記憶アドレスから直前に受取った主記憶アドレスを
減算し、その差が所定の歩進単位になっているか否かを
判定する構成であってもよい。要するに、主記憶アドレ
スの連続性が監視できるものであれば、適宜な方法が採
用できる。
発明の効果 以上詳細に説明したように、本発明のチャネル装置は、
周辺装置からのメモリアクセスがある程度まとまった単
位の連続したアドレス上になされることが多い点に着目
し、アクセス・アドレスの連続性が失われた時のみその
アドレスをファームウェア制御によってアドレス送出回
路に供給することによりチャネル制御ファームウエアの
介入の機会を減らす構成であるから、チャネル制御ファ
ームウエアの負荷が軽減されると共に、アドレス／コマ
ンドの引取り時間（アドレス／コマンドサイクル時間）
が短縮されてデータ転送が高速になるという効果が奏さ
れる。
周辺装置からのメモリアクセスがある程度まとまった単
位の連続したアドレス上になされることが多い点に着目
し、アクセス・アドレスの連続性が失われた時のみその
アドレスをファームウェア制御によってアドレス送出回
路に供給することによりチャネル制御ファームウエアの
介入の機会を減らす構成であるから、チャネル制御ファ
ームウエアの負荷が軽減されると共に、アドレス／コマ
ンドの引取り時間（アドレス／コマンドサイクル時間）
が短縮されてデータ転送が高速になるという効果が奏さ
れる。
第１図は本発明の一実施例のチャネル装置を含む電子計
算機システムの構成を示すブロック図、第２図は第１図
のチャネル装置１内のアドレス不一致検出回路24の構成
を例示するブロック図、第３図は第１図のダイレクトチ
ャネル・インタフェース５上の信号の送出手順を例示す
る示すタイミングチャートである。 １……チャネル装置、３……主記憶装置、４……周辺装
置、５……ダイレクトチャネル・インタフェース、10…
…チャネル制御部、20……チャネルアダプタ部、21……
アドレス／コマンド格納レジスタ、22……受信データ格
納レジスタ、23……送信データ格納レジスタ、24……ア
ドレス不一致検出回路、30……データ転送制御部、31…
…アドレス送出回路、31a……アドレスカウンタ、41…
…アドレス歩進回路、42……歩進済みアドレスを保持す
るアドレスレジスタ、43……アドレス比較回路、44……
割込みフリップ・フロップ。
算機システムの構成を示すブロック図、第２図は第１図
のチャネル装置１内のアドレス不一致検出回路24の構成
を例示するブロック図、第３図は第１図のダイレクトチ
ャネル・インタフェース５上の信号の送出手順を例示す
る示すタイミングチャートである。 １……チャネル装置、３……主記憶装置、４……周辺装
置、５……ダイレクトチャネル・インタフェース、10…
…チャネル制御部、20……チャネルアダプタ部、21……
アドレス／コマンド格納レジスタ、22……受信データ格
納レジスタ、23……送信データ格納レジスタ、24……ア
ドレス不一致検出回路、30……データ転送制御部、31…
…アドレス送出回路、31a……アドレスカウンタ、41…
…アドレス歩進回路、42……歩進済みアドレスを保持す
るアドレスレジスタ、43……アドレス比較回路、44……
割込みフリップ・フロップ。
Claims (1)
- 【請求項１】電子計算機システム内の主記憶装置と周辺
装置との間に設置され、周辺装置から受けた主記憶アク
セスアドレスとアクセス種別に従い主記憶装置をアクセ
スすると共にアクセスデータを周辺装置との間で送受す
るチャネル装置であって、前記周辺装置が出力する主記
憶アクセスアドレスを格納する主記憶アクセスアドレス
格納手段と、前記主記憶アクセスアドレス格納手段に格
納された主記憶アクセスアドレスを歩進する歩進手段
と、前記歩進済み主記憶アクセスアドレスと前記主記憶
アクセスアドレス格納手段に続いて格納された主記憶ア
クセスアドレスとを比較して一致状態を検出する検出手
段と、データ転送時には主記憶へのアクセスアドレスを
格納し、データ転送後には前記主記憶アクセスアドレス
を歩進せしめたアドレスを格納するアドレス送出手段
と、前記検出手段により一致が検出されたときは前記ア
ドレス検出手段に格納されたアドレスをアクセスアドレ
スとして前記記憶部にアクセスし、前記検出手段により
一致が検出されなかったときは前記アクセスアドレス格
納手段に格納された歩進前の主記憶アクセスアドレスを
ファームウエアにより前記アドレス送出手段に格納して
前記主記憶装置へのアクセス処理を行うよう制御する手
段とを含むことを特徴とするチャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017464A JPH0760419B2 (ja) | 1986-01-29 | 1986-01-29 | チヤネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017464A JPH0760419B2 (ja) | 1986-01-29 | 1986-01-29 | チヤネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62175850A JPS62175850A (ja) | 1987-08-01 |
| JPH0760419B2 true JPH0760419B2 (ja) | 1995-06-28 |
Family
ID=11944743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017464A Expired - Lifetime JPH0760419B2 (ja) | 1986-01-29 | 1986-01-29 | チヤネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760419B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384522A (en) * | 1976-12-29 | 1978-07-26 | Mitsubishi Electric Corp | Information transfer system |
| JPS5835627A (ja) * | 1981-08-26 | 1983-03-02 | Toshiba Corp | メモリデ−タ先取り制御方式 |
-
1986
- 1986-01-29 JP JP61017464A patent/JPH0760419B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62175850A (ja) | 1987-08-01 |
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