JPS634219B2

JPS634219B2 -

Info

Publication number: JPS634219B2
Application number: JP5063181A
Authority: JP
Inventors: Yasuhiko Makiura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-04-06
Filing date: 1981-04-06
Publication date: 1988-01-28
Also published as: JPS57166626A

Description

【発明の詳細な説明】本発明は、ダイレクト・メモリ・アクセス
（DMA）機構によつて、記憶装置内の分散した
メモリエリアに対するデータ転送を行なうための
方式に関する。

従来のDMA機構は転送対象の先頭メモリアド
レスと転送データ数および転送方向等を示すコン
トロール情報を格納し、これら情報に基づきデー
タ転送を行つていた。このため、記憶装置から周
辺入出力装置へデータを転送する場合、転送対象
データを記憶装置上連続するアドレスに用意して
おく必要があつた。したがつて、転送対象データ
が記憶装置上に点在しているときは、それらのデ
ータを予めプログラム処理で連続したアドレスに
集めるか、又は点在する転送対象データの各群毎
にその都度プログラム処理を介在させてDMA機
構に対し新たなアドレス、転送データ数およびコ
ントロール情報を与えることが必要で、処理能力
を低下させていた。このようなプログラムの介在
を少くする目的で、アドレスレジスタ、転送デー
タカウンタを複数組内蔵し、その１組によつて１
群のデータを転送し終えると、次のアドレスレジ
スタと転送データカウンタの組に自動的に切替え
て別の１群のデータの転送を行なうようにした
DMA機構もある。しかしこのようなDMA機構
は、自動的に連鎖できるメモリエリアの組数はア
ドレスレジスタと転送データカウンタの組の個数
で制限され、この制限を大きくするには回路素子
の増加によるコスト上昇が避けられない。

したがつて本発明の目的は、DMA機構のコス
ト上昇を招くことなく、記憶装置内に分散した任
意数のメモリエリアに対するデータ転送を可能に
するデータ転送方式を提供することにある。

しかして本発明によれば、記憶装置の任意のア
ドレスから始まる任意数のメモリエリアのそれぞ
れに、自メモリエリアに対する転送データ数を示
す長さ情報と、自メモリエリアに連鎖すべき（次
にデータ転送すべき）他のメモリエリアの先頭ア
ドレスとを格納しておく。一方DMA機構は、デ
ータ転送中のメモリエリアにおける転送済みデー
タ数が、そのメモリエリアから読し出した長さ情
報で指定された値に達すると、このメモリエリア
におけるデータ転送を終了し、かつこのメモリエ
リアから読み出した先頭アドレス情報で指定され
る別のメモリエリアに対するデータ転送を開始す
るように構成する。

このようなデータ転送方式によれば、記憶装置
内に分散する任意数のメモリエリアに対するデー
タ転送を自動的に連続し行なうことができる。し
かも、連鎖するメモリエリアの数がいくら大きく
なつても、DMA機構の部品数をそれに比例して
増加させる必要はなく、DMA機構のコストも低
く抑えることができる。

以下、図面に沿つて本発明の実施例を説明す
る。

第１図は、本発明を実施するDMA機構の一例
を示すブロツク図である。当該DMA機構２０
は、プロセツサ６、記憶装置５、周辺入出力装置
１５と図示のような接続関係にある。

記憶装置５は、プロセツサ６が実行するプログ
ラムおよび処理用データを格納する。アドレスバ
ス１０１は記憶装置５のアクセスすべきアドレス
を伝ぱんするもので、16本のバス線から成り、ま
たデータバス１０２は記憶装置５に対する書込み
データあるいは読出しデータを伝ぱんするもの
で、16本の双方向性のバス線から成る。

DMA機構２０は１組のアドレスレジスタ１，
２を有する。第１のアドレスレジスタ１は、現在
データ転送を実行中のメモリエリアに連鎖する次
のメモリエリアの先頭アドレスを格納する16ビツ
トのレジスタである。第２のアドレスレジスタ２
は記憶装置５のアクセスアドレスを保持する16ビ
ツトのレジスタであり、その内容を＋１するカウ
ント機能も具備している。転送カウンタ３は、現
在データ転送中のメモリエリアから転送すべきデ
ータ数と実際に転送したデータ数の差を表示する
16ビツトのカウンタであり、トリガが加わる毎に
その内容が−１される。コントロールレジスタ４
はDMA転送方向を示す２ビツトのレジスタであ
り、そのいづれかのビツトが“１”となつたとき
に当該DMA機構２０は起動し、２ビツト共
“０”になると当該DMA機能２０はDMA動作を
停止する。周辺入出力装置１５はDMA機構２０
の制御下で記憶装置５とデータ転送する。

またDMA機構２０において、デコード回路８
は第２のアドレスレジスタ２の内容がFFFF（16
進）となつたときデコード出力１０５を“１”に
する。このアドレス値FFFF（16進）は記憶装置
５の最上位アドレスであり、データ転送対象のメ
モリエリアの先頭としては出現し得ない値である
ことを利用してデータ群の連鎖の終りを示すため
の符号として選んだ値である。デコード出力１０
５はコントロールレジスタ４のリセツト入力とプ
ロセツサ６の割込み入力に接続されており、第２
のアドレスレジスタ２の内容がFFFF（16進）と
なつたときに、コントロールレジスタ４をリセツ
トしDMA機構の動作を停止せしめると同時に、
プロセツサ６に転送完了を通知するようになつて
いる。もう１つのデコード回路１１は、転送カウ
ンタ３の内容が０となつたことを検出すると出力
２０９を“１”にする。このデコーダ出力２０９
は転送制御回路１４に接続され、現在転送中のメ
モリエリアに対するデータ転送の完了を通知す
る。転送制御回路１４は記憶装置５と周辺入出力
装置１５のデータの転送に関連する信号線のシー
ケンスを制御するもので詳細動作は後述する。

ゲート回路７は通常ハイインピーダンス状態に
あり、プロセツサ６がメモリアクセス権を開放し
ている状態、つまり信号１０９が出力されている
ときだけ第２のアドレスレジスタ２の内容をアド
レスバス１０１に乗せる。オアゲート９，１０は
プロセツサ６、連鎖制御回路１２および転送制御
回路１４から出される読出し要求、書込み要求を
それぞれ論理和し、記憶装置５に与える。オアゲ
ート１６は、第２のアドレスレジスタ２に対する
プロセツサ６および連鎖制御回路１２からのデー
タバス１０２の情報取込要求を論理和する。また
オアゲート１３は、連鎖制御回路１２および転送
制御回路１４からのメモリアクセス権開放要求を
論理和してプロセツサ６に与える。オアゲート１
７は、連鎖制御回路１２および転送制御回路１４
からの第２のアドレスレジスタ２の内容を＋１す
る要求を論理和してアドレスレジスタ２に与え
る。信号線１１０はクロツク信号であり、連鎖制
御回路１２および転送制御回路１４において信号
発生タイミングおよびパルス幅を定めるために使
用している。信号線１１１は初期リセツト信号で
あり、DMA制御機構を初期状態にするものであ
る。

次に、第２図のメモリマツプに示すように記憶
装置５内に散在するメモリエリアＡ，Ｂ，Ｃに対
するデータ転送を説明する。なお、データ転送方
向は記憶装置５から周辺入出力装置１５の方向と
するが、これはあくまで説明の便宜上である。

さて、プログラムは、DMA制御機構に次のと
うり起動処理を行う。まず第２のアドレスレジス
タ２にｉ番地のアドレス値すなわちｉをセツトす
る命令を発行する。このセツト命令により、プロ
セツサ６からデータバス１０２上に値ｉが伝送さ
れ、続いて信号線１０６にセツトパルスが出され
る。これにより、第２のアドレスレジスタ２に値
ｉがセツトされる。次にプロセツサ６からデータ
バス１０２上に転送方向指示情報が伝送され、続
いて信号線１０７にセツトパルスが出される。こ
れにより、コントロールレジスタ４に転送方向指
示がセツトされる。この転送方向指示は転送制御
回路１４を介し信号線２１１によつて周辺入出力
装置１５にも伝えられる。また、記憶装置５から
周辺入出力装置１５への転送例であるので、転送
制御装置１４は信号線２１１によりデータの受取
りモードで動作するよう周辺入出力装置１５に指
示する。

コントロールレジスタ４に転送方向指示がセツ
トされたとき、同時にそれはDMA機構の起動で
もあることは前述したとおりであるから、コント
ロールレジスタ４にセツトされた起動指示が連鎖
制御回路１２に信号線２０１によつて伝えられる
と、連鎖制御回路１２はプロセツサ６にメモリア
クセス権開放要求を出す。この要求はオアゲート
１３を経て信号線１０８でプロセツサ６に伝えら
れる。

プロセツサ６はメモリアクセス権開放要求を検
出すると、命令実行の区切りのつく所で命令実行
を一時中断し、アドレスバス１０１、データバス
１０２との接続を切離し、信号線１０９を“１”
にしてメモリアクセス権を開放したことをDMA
機構２０に伝える。

DMA機構２０では、信号線１０９が“１”に
なることによりゲート回路７が開き、第２のアド
レスレジスタ２の内容すなわちｉをアドレスバス
１０１に送出する。また信号線１０９によりメモ
リアクセス権の開放が伝えられた連鎖制御回路１
２は、記憶装置の読出し要求をオアゲート９を介
し記憶装置５へ送る。これにより記憶装置５のメ
モリエリアＡの先頭アドレスの内容（ｋ）が読み
出され、データバス１０２に出力される。このタ
イミングに合わせて連鎖制御回路１２からパルス
信号２０２が出され、これにより第１のアドレス
レジスタ１にデータバス１０２の内容が取り込ま
れる。この第１のアドレスレジスタの内容（ｋ）
は、次にデータ転送すべきメモリエリアＢの先頭
アドレスを指定している。

次に連鎖制御回路１２はパルス信号２０３を発
生し、第２のアドレスレジスタ２の内容を＋１す
る。即ちｉ＋１とする。ｉ＋１はメモリエリアＡ
内の転送対象データ数（第２図においてメモリエ
リアＡの斜線部分の長さ）を格納するアドレスで
あり、その内容はａである。ここで連鎖制御回路
１２は再度記憶装置５に読出し要求を出し、続い
てパルス信号２０３および２０４を発生する。そ
の結果、転送カウンタ３にはａがセツトされまた
第２のアドレスレジスタ２はｉ＋２となる。ここ
で連鎖制御回路１２はプロセツサ６に出していた
メモリアクセス権開放要求信号１０８を断ち、メ
モリアクセス権をプロセツサ６に返す。これによ
り、プロセツサ６は中断していた処理を再開す
る。またこのとき、連鎖制御回路１２は信号線２
０５を介して転送制御回路１４を起動する。この
起動指示を受けた転送制御回路１４は、この時点
から周辺入出力装置１５の転送要求の監視を開始
する。

周辺入出力装置１５は、記憶装置５のデータが
必要となつた時点でデータ転送要求２０６を転送
制御回路に送出する。転送制御回路１４は転送要
求２０６を検出すると、メモリアクセス権開放要
求をオアゲート１３を介しプロセツサ６に要求す
る。このメモリアクセス権開放要求は前述したと
同様に信号線１０９によりプロセツサ６に通知さ
れると同時に、第２のアドレスレジスタ２にも伝
えられ、その内容がアドレスバス１０１に乗せら
れる。第２のアドレスレジスタ２の内容は連鎖制
御回路１２によりｉ＋２となつており、メモリエ
リアＡの転送対象データの先頭アドレスである。
次に転送制御回路１４は、読出し要求をオアゲー
ト９を通じ記憶装置５に送出する。

その後、転送制御回路１４は、記憶装置５から
読出されたデータがデータバス１０２に出力され
るタイミングで周辺入出力装置１５に転送要求応
答を信号線２０７で伝えるとともに、パルス信号
２０８を発生し、第２のアドレスレジスタ２の内
容を＋１更新し、転送カウンタ３の内容を−１更
新する。これにより、第２のアドレスレジスタ２
の内容はｉ＋３、すなわちメモリエリアＡの転送
対象データの２番目のアドレスを示し、また転送
カウンタ３の内容はａ−１となり、メモリエリア
Ａの転送対象データ中の未転送データ数を示すこ
とになる。第２のアドレスレジスタ２と転送カウ
ンタ３は、その値を次の転送要求発生まで保持す
る。

一方、転送制御回路１４から信号線２０７を介
し転送要求応答を受領した周辺入出力装置１５
は、信号線２０６に出していた転送要求を徹回す
ると同時にデータバス１０２の内容を取り込む。
信号線２０６上の転送要求が徹回されると、転送
制御回路１４はメモリアクセス権要求を徹回し、
メモリアクセス権をプロセツサ６に返す。

以上のようにして、ｉ＋２番地の転送対象デー
タの転送動作が行なわれる。同様にしてｉ＋３番
地の転送対象データの転送が行なわれ、第２のア
ドレスレジスタ２の内容がｉ＋４となり、転送カ
ウンタ３の内容がａ−２となる。以下同様にして
ｉ＋４，ｉ＋５，…ｉ＋ａ，ｉ＋ａ＋１，ｉ＋ａ
＋２番地の転送対象データが順次転送される。こ
のとき、転送カウンタ３の内容はａ−３，ａ−
４，…，２，１，０と更新されていく。

転送カウンタ３の値が０になると、これがデコ
ード回路１１によつて検出され、信号線２０９に
よつて０検出信号が転送制御回路１４と連鎖制御
回路１２に伝えられる。転送制御回路１４は０検
出信号が伝えられると、周辺入出力装置１５から
の転送要求２０６の監視動作を停止する。一方、
０検出信号が伝えられた連鎖制御回路１２は、パ
ルス信号２１０を出力し、第２のアドレスレジス
タ２に第１のアドレスレジスタ１の内容を移送す
る。第１のアドレスレジスタ１の内容はｋであつ
たから、第２のアドレスレジスタ２の内容もｋと
なる。

ここで連鎖制御回路１２は、コントロールレジ
スタ４に初めて転送指示なされた場合と同じ動作
シーケンスを行う。即ち、第１のアドレスレジス
タ１にｋ＋１番地の内容ｊが格納され、転送カウ
ンタ３に値ｂが格納され、そして第２のアドレス
レジスタ２の内容はｋ＋２となる。換言すれば第
１のアドレスレジスタはメモリエリアＣの先頭ア
ドレスを示し、転送カウンタ３はメモリエリアＢ
の転送対象データ長を示し、そして第２のアドレ
スレジスタ２はメモリエリアＢの転送対象データ
の先頭アドレスを示している。そして、連鎖制御
回路１２は転送制御回路１４を信号線２０５を介
してメモリエリアＡの場合と同様に起動す。転送
制御回路１４は再び周辺入出力装置１５の転送要
求２０６の監視を再開し、メモリエリアＢの転送
対象データの転送を行う。

このようにして、メモリエリアＡ，Ｂが連鎖さ
れ、連続的にデータ転送が行なわれる。この動作
は、第１のアドレスレジスタ１の内容がFFFF
（16進）となり、それが第２のアドレスレジスタ
２にセツトされるまで継続する。つまり、連鎖す
べきメモリエリアの数は任意である。

さて連鎖の最終メモリエリア、つまり本例では
メモリエリアＣに対するデータ転送について説明
する。

１つ前のメモリエリアＢからメモリエリアＣに
連鎖され、メモリエリアＣ内のデータ転送が行な
われることは前述と同様である。そしてメモリエ
リアＣの最後の転送対象データが転送されると、
デコード回路１１から０検出信号が信号線２０９
に出力される。０検出信号が出ると、連鎖制御回
路１２はメモリエリアＢの場合と同様にパルス信
号２１０を出力し、第１のアドレスレジスタ１の
内容を第２のアドレスレジスタ２に移送する。第
１のアドレスレジスタ１はメモリエリアＢの取出
し時にｊ番地の内容FFFF（16進）が格納されて
いた。ゆえに、第２のアドレスレジスタ２の内容
はFFFF（16進）となる。第２のアドレスレジス
タ２の内容がFFFF（16進）になると、デコード
回路８はデコード出力１０５を“１”にする。デ
コード出力１０５が出力されるとコントロールレ
ジスタ４がリセツトされ、転送指示がリセツトさ
れる。この転送指示のリセツトは連鎖制御回路１
２に信号線２０１によつて伝えられ、これを受領
した連鎖制御回路１２はこの時出していたメモリ
アクセス権開放要求を徹回する。これでDMA機
構によるデータ転送動作は終結し、再びコントロ
ールレジスタ４に転送指示がセツトされない限り
動作を引き起すことはない。またデコード出力１
０５はプロセツサ６の割込み入力にも接続されて
いるので、デコード出力１０５が出力されメモリ
アクセス権がプロセツサ６に戻ると、プロセツサ
６の割込みを引き起こす。プロセツサ６ではこの
割込みにてDMA機構によるデータ転送が完了し
たと認識し、転送後の後処理に移ることができ
る。

以上は記憶装置５から周辺入出力装置１５へ向
けてデータを転送する場合であつた。これと逆方
向のデータ転送も同様に考えてよいが、異なる点
について以下に簡単に説明する。

初めにプログラムによるDMA制御機構に対す
る起動処理において、コントロールレジスタ４は
記憶装置５から周辺入出力装置１５に対する起動
時にセツトしたビツトと反対側のビツトに“１”
がセツトされる。この転送方向指示は、周辺入出
力装置１５に対し記憶装置５へデータを送出する
モードで動作するように信号線２１１で伝えられ
る。その後の連鎖制御回路１２の動作は、記憶装
置５から周辺入出力装置１５への転送の場合と何
ら変るところはない。一方、転送制御回路１２に
おける動作は少し異なる。すなわち、記憶装置５
から周辺入出力装置１５へ向けて転送する場合、
周辺入出力装置１５からの転送要求２０６を契機
にプロセツサ６にメモリアクセス権開放要求後、
先ず記憶装置５に読出し要求を行い、続いて転送
要求応答２０７を周辺入出力装置１５に返し、デ
ータバス１０２上のデータを周辺入出力装置に取
込むよう制御した。これに対し、周辺入出力装置
１５から記憶装置５への転送の場合、転送制御回
路１４は周辺入出力装置１５からの転送要求２０
６を契機にプロセツサ６にメモリアクセス権開放
要求後、先ず周辺入出力装置１５に送出データを
データバス１０２に乗せるよう信号線２１２を通
じて指示する。次に記憶装置５に対しオアゲート
１０を介して書込み要求を送り、続いて周辺入出
力装置１５に転送要求応答２０７を返す。周辺入
出力装置１５は、転送要求応答答２０７を受領す
ると転送要求２０６を徹回する。

以上述べた以外の転送制御回路１４における動
作は、転送方向に依存せず同一である。したがつ
て、周辺入出力装置１５から記憶装置５への転送
の場合、周辺入出力装置１５から送出するデータ
が記憶装置５上の連鎖しているメモリエリアを順
次たどりながらそのデータ転送対象領域を順次埋
め、連鎖の最後のメモリエリアのデータ転送対象
領域を全部埋め終ると、DMA機構を終結し、プ
ロセツサ６に転送完了の割込みを起す。

以上、３つのメモリエリアを連鎖してデータ転
送する例について説明したが、メモリエリアが１
個の場合および４個以上の場合も可能であること
は明らかである。またメモリエリアをループ状に
連鎖させることも可能である。この場合は連鎖が
無限に繰り返されるが、コントロールレジスタ４
をプログラムでリセツト（２ビツトとも“０”）
すれば連鎖を止めることができる。

前記実施例のDMA機構はアドレスレジスタを
２つ備えていたが、１つ減らすことも可能であ
る。例えば、第２図中の第１のアドレスレジスタ
１およびそれに対する信号線２１２，２１３を省
くこともできる。このようにする場合は、連鎖す
べき各メモリエリアの制御情報の位置を例えば第
３図のメモリマツプに示すように変更する。そし
て、あるメモリエリアの最後の転送対象データの
転送を終了したら、その次のアドレスの内容（次
にデータ転送を行なうメモリエリアの先頭アドレ
ス）を第２のアドレスレジスタ２へ直接入れる。
こうすれば、前記実施例において第１のアドレス
レジスタ１の内容を第２のアドレスレジスタ２へ
移したのと、結果的に同じ動作を達成できること
は明らかである。

本発明は以上に述べた如くであり、記憶装置内
の分散したメモリエリアに対し、プログラムを介
入させることなく自動的に連鎖させてデータ転送
することができる。しかも、メモリエリアの数は
全く任意であり、その数が多くなつてもDMA機
構の部品数が増えることもない。このように、本
発明のデータ転送方式は、記憶装置と周辺入出力
装置の間などにおけるデータ転送に適用すると極
めて大きな効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は同上実施例の動作説明のためのメモリマ
ツプ、第３図は本発明の他の一実施例を説明する
ためのメモリマツプである。１……第１のアドレスレジスタ、２……第２の
アドレスレジスタ、３……転送カウンタ、４……
コントロールレジスタ、５……記憶装置、６……
プロセツサ、７……ゲート回路、８，１１……デ
コード回路、９，１０，１３，１６，１７……オ
アゲート、１２……連鎖制御回路、１４……転送
制御回路、１５……周辺入出力装置。

Claims

【特許請求の範囲】

１記憶装置の任意のアドレスから始まる任意数
のメモリエリアに対し、直接メモリアクセス
（DMA）機構によつて直接メモリアクセスする
ことによりデータ転送を行なう方式において、前
記の各メモリエリアに自メモリエリアに対する転
送データ数を示す長さ情報と自メモリエリアに連
鎖すべき他のメモリエリアの先頭アドレス情報と
を格納しておき、該DMA機構は、任意のメモリ
エリアに対するデータ転送を当該メモリエリアか
ら読み出した長さ情報で指定されたデータ数だけ
実行すると終了し、当該メモリエリアから読み出
した先頭アドレス情報で指定される別のメモリエ
リアに対するデータ転送を開始し、以て任意数の
メモリエリアを自動的に連鎖してデータ転送する
ことを特徴とするデータ転送方式。