JPS6072052A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS6072052A JPS6072052A JP17922183A JP17922183A JPS6072052A JP S6072052 A JPS6072052 A JP S6072052A JP 17922183 A JP17922183 A JP 17922183A JP 17922183 A JP17922183 A JP 17922183A JP S6072052 A JPS6072052 A JP S6072052A
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- JP
- Japan
- Prior art keywords
- control
- data
- buffer memory
- memory
- address
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ通信装置のメモリアクセス方式に関する
。
。
従来のデータ通信装置では、第１図に示すように、転送
制御部で制御出来る制御アドレスの範囲内にコマンド解
析部、シーケンス監視部及びバッファメモリヲ構成して
いたので、バッファメモリをアクセスするときコマンド
解析部、′シーケンス監視部の制御アドレス分を避けた
アドレスで行なわなければならないという欠点があった
。また、別のアクセス方式として、第２図に示すように
、転送制御部の制御アドレスにバッファメモリ指定のビ
ットを持ち、コマンド解析部およびシーケンス監視部の
制御は、第２図（ａ）に示されるようにバッファメモリ
指定でないことをバッファメモリ指定のビット’１”ｏ
”として表して制御アドレスで行ない、バッファメモリ
の制御は、第２図（′０）に示されるようにバッファメ
モリ指定のビット、２１１１１１として制御アドレス変
換を行なう方式がある。この第２図の方式では、制御ア
ドレスの範囲でバッファ面数を増加することが可能であ
るが、バッファ面数を増すとバッファ面のうち転送制御
部よりバッファメモリヲ制御できる範囲が制限されるた
め。
制御部で制御出来る制御アドレスの範囲内にコマンド解
析部、シーケンス監視部及びバッファメモリヲ構成して
いたので、バッファメモリをアクセスするときコマンド
解析部、′シーケンス監視部の制御アドレス分を避けた
アドレスで行なわなければならないという欠点があった
。また、別のアクセス方式として、第２図に示すように
、転送制御部の制御アドレスにバッファメモリ指定のビ
ットを持ち、コマンド解析部およびシーケンス監視部の
制御は、第２図（ａ）に示されるようにバッファメモリ
指定でないことをバッファメモリ指定のビット’１”ｏ
”として表して制御アドレスで行ない、バッファメモリ
の制御は、第２図（′０）に示されるようにバッファメ
モリ指定のビット、２１１１１１として制御アドレス変
換を行なう方式がある。この第２図の方式では、制御ア
ドレスの範囲でバッファ面数を増加することが可能であ
るが、バッファ面数を増すとバッファ面のうち転送制御
部よりバッファメモリヲ制御できる範囲が制限されるた
め。
制御信号および付加データの変更がバッファメモリの転
送制御部より制御できる範囲に固定されるという欠点が
あった。
送制御部より制御できる範囲に固定されるという欠点が
あった。
本発明の目的は、上記従来の欠点を解決し。
バッファ面数を増加させると共にバッファメモリのアク
セスが全域に行なえるように構成することにより、制御
信号および伺加データの変更に対してデータ通信装置の
制御変更が容易に行なえるメモリアクセス方式を提供す
ることにある。
セスが全域に行なえるように構成することにより、制御
信号および伺加データの変更に対してデータ通信装置の
制御変更が容易に行なえるメモリアクセス方式を提供す
ることにある。
本発明によれば、転送制御部とバッファメモリを有し、
制御信号および付加データを送受するデータ通信装置に
、前記転送制御部から複数回の制御データを受けて前記
バッファメモリのアドレスのビット数を増加させるアク
セス制御部を有して成るメモリアクセス方式が得られる
３本発明では、データ通信装置の転送制御部とバッファ
メモリとの間にアクセス制御部を有し。
制御信号および付加データを送受するデータ通信装置に
、前記転送制御部から複数回の制御データを受けて前記
バッファメモリのアドレスのビット数を増加させるアク
セス制御部を有して成るメモリアクセス方式が得られる
３本発明では、データ通信装置の転送制御部とバッファ
メモリとの間にアクセス制御部を有し。
コマンド解析部、シーケンス監視部の制御は第６図（ａ
）に示すように転送制御部の制菌アドレスで制御し、バ
ッファメモリに対する制御は第３図（ｂ）に示すように
転送制御部より制御データをアクセス制御部に複数回送
りバックアメモリに対する制御アドレスｆｎビットに増
すことにより、バッファ面数を増加させることが出来る
と共にバッファメモリのアクセスが全域に行なえる。
）に示すように転送制御部の制菌アドレスで制御し、バ
ッファメモリに対する制御は第３図（ｂ）に示すように
転送制御部より制御データをアクセス制御部に複数回送
りバックアメモリに対する制御アドレスｆｎビットに増
すことにより、バッファ面数を増加させることが出来る
と共にバッファメモリのアクセスが全域に行なえる。
第４図全参照して本発明全適用したデータ通信装置の動
作について説明する。
作について説明する。
転送制御部１では、バッファメモリ２の空エリアをダイ
レクト・メモリ・アクセス・コントローラ（以下ＤＭＡ
Ｃと略す） 、３ Ｋ設定してお（。
レクト・メモリ・アクセス・コントローラ（以下ＤＭＡ
Ｃと略す） 、３ Ｋ設定してお（。
この時、複数のアドレスｉＤＭＡＣ３に設定しておき、
連続する制御信号の受信に対して、転送制御部１からの
アドレス設定に時間を要しても受信出来るようにしても
よい。
連続する制御信号の受信に対して、転送制御部１からの
アドレス設定に時間を要しても受信出来るようにしても
よい。
さて、受信部４は入力回線１０１より制御信号および付
加データを受信すると、信号線１０３全通してＤＭＡＣ
５にバッファメモリ２への転送を要求し、これを受けて
ＤＭＡＣ３は書込みアドレスをアドレス線１０４に乗せ
、受信部４で受信した制御信号および付加データ全デー
タ書込み線１０２全通してバッファメモリ２の指定され
たアドレスに格納する。この制御信号およびデータの格
納が終了するとＤＭＡＣ５は信号線１０６全通して転送
制御部１へ終了を通知し、同時に次のアドレスの設定を
要求する。これにより、転送制御部１は信号線１０５全
通して次のアドレス全ＤＭＡＣ３に設定すると同時に、
コマンド解析部５へ信号線１０７ヲ通して制御信号受信
全通知するとともにアクセス制御部９に信号線１１０全
通して制御データであるバッファメモリ２の読出しアド
レスを複数回送る。
加データを受信すると、信号線１０３全通してＤＭＡＣ
５にバッファメモリ２への転送を要求し、これを受けて
ＤＭＡＣ３は書込みアドレスをアドレス線１０４に乗せ
、受信部４で受信した制御信号および付加データ全デー
タ書込み線１０２全通してバッファメモリ２の指定され
たアドレスに格納する。この制御信号およびデータの格
納が終了するとＤＭＡＣ５は信号線１０６全通して転送
制御部１へ終了を通知し、同時に次のアドレスの設定を
要求する。これにより、転送制御部１は信号線１０５全
通して次のアドレス全ＤＭＡＣ３に設定すると同時に、
コマンド解析部５へ信号線１０７ヲ通して制御信号受信
全通知するとともにアクセス制御部９に信号線１１０全
通して制御データであるバッファメモリ２の読出しアド
レスを複数回送る。
アクセス制御部９はバッファメモリ２の読出しアドレス
全複数回受けるとバッファメモリ２の読出しアドレスを
転送制御部１より受けた分増し、信号ｆｉ１１２’に通
してバッファメモリ２へ読出しを指示しバッファメモリ
２より読出した制御信号全データ線１１１全通してコマ
ンド解析部５に送る。コマンド解析部５は制御信号をチ
ェックし、信号線１０８を通してチェック結果全転送制
御部１へ送る。転送制御部１はチェック結果が正しけれ
ば信号線１０７全通してシーケンス監視部６へ送信制御
信号の発生全指示する。
全複数回受けるとバッファメモリ２の読出しアドレスを
転送制御部１より受けた分増し、信号ｆｉ１１２’に通
してバッファメモリ２へ読出しを指示しバッファメモリ
２より読出した制御信号全データ線１１１全通してコマ
ンド解析部５に送る。コマンド解析部５は制御信号をチ
ェックし、信号線１０８を通してチェック結果全転送制
御部１へ送る。転送制御部１はチェック結果が正しけれ
ば信号線１０７全通してシーケンス監視部６へ送信制御
信号の発生全指示する。
シーケンス監視部６は制御信号の発生の指示が終了する
と信号線１０９全通して制御信号全転送制御部１へ送る
。
と信号線１０９全通して制御信号全転送制御部１へ送る
。
転送制御部１は制御データであるバックアメモリの書込
みアドレスを複数回および制御信号をアクセス制御部９
へ信号線１１０ヲ通して送る。
みアドレスを複数回および制御信号をアクセス制御部９
へ信号線１１０ヲ通して送る。
アクセス制御部９はバッファメモリ２０書）をドレスを
転送制御部１より受けた分増し、バッファメモリ２の指
定されたアドレスへ制御信号を送出する。転送制御部１
１−Ｉバックアメモリ２に制御信号を書き込むと同時に
ＤＭＡＣ７Ｋ信号線１１４全通してバッファメモリ２の
送信データエリアを設定する。ＤＭＡＣ７ｉ１アドレス
線１１５に読出しアドレスを乗せ、バッファメモリ２の
送信制御信号および付加データを信号１１１７ｉ通して
送信部８へ送り、送信部８は制御信号および付加データ
を出力回線１１８へ送る。ＤＭＡＣ７は制御信号および
付加データの送信が終了すると信号線１１５ヲ通して転
送制御部１に終了を通知し、制御信号および付加データ
の送受信が終わる。
転送制御部１より受けた分増し、バッファメモリ２の指
定されたアドレスへ制御信号を送出する。転送制御部１
１−Ｉバックアメモリ２に制御信号を書き込むと同時に
ＤＭＡＣ７Ｋ信号線１１４全通してバッファメモリ２の
送信データエリアを設定する。ＤＭＡＣ７ｉ１アドレス
線１１５に読出しアドレスを乗せ、バッファメモリ２の
送信制御信号および付加データを信号１１１７ｉ通して
送信部８へ送り、送信部８は制御信号および付加データ
を出力回線１１８へ送る。ＤＭＡＣ７は制御信号および
付加データの送信が終了すると信号線１１５ヲ通して転
送制御部１に終了を通知し、制御信号および付加データ
の送受信が終わる。
本発明は以」二説明したように転送制御部とバッファメ
モリの間にアクセス制（財）部を持たせることにより、
データ通信装置におけるバッファ面数の増加をはかり、
制御信号および付加データの変更に際しバッファメモリ
全域にアクセス可能なことによりデータ通信装置の制御
の変更全容易にする効果がある。
モリの間にアクセス制（財）部を持たせることにより、
データ通信装置におけるバッファ面数の増加をはかり、
制御信号および付加データの変更に際しバッファメモリ
全域にアクセス可能なことによりデータ通信装置の制御
の変更全容易にする効果がある。
第１図は従来のメモリアクセス方式の説明図。
′ＷＪ２図は従来の他のメモリアクセス方式の説明図、
第３図は本発明によるメモリアクセス方式の説明図、第
４図は本発明を適用したデータ通信装置の一実施例の構
成全示したブロック図である。 記号の説明：１は転送制菌部、２はバッファメモリ、３
はＤＭＡＣ，４は受信部、５はコマンド解析部、６はシ
ーケンス監視部、７ｉｊＤＭＡＣ。 ８は送信部、９はアクセス制御部、１０１は入力回線、
１０２はデータ書込み線、１０６は信号線。 １０４はアドレス線、１０５，１０６，１０７，１０８
，１０９゜１１０、１１１．１１２．１１３．１１４は
信号線、１１５はアドレス線、１１６は信号線、１１７
はデータ読出し線。 １１８は出力回線をそれぞれあられしている。
第３図は本発明によるメモリアクセス方式の説明図、第
４図は本発明を適用したデータ通信装置の一実施例の構
成全示したブロック図である。 記号の説明：１は転送制菌部、２はバッファメモリ、３
はＤＭＡＣ，４は受信部、５はコマンド解析部、６はシ
ーケンス監視部、７ｉｊＤＭＡＣ。 ８は送信部、９はアクセス制御部、１０１は入力回線、
１０２はデータ書込み線、１０６は信号線。 １０４はアドレス線、１０５，１０６，１０７，１０８
，１０９゜１１０、１１１．１１２．１１３．１１４は
信号線、１１５はアドレス線、１１６は信号線、１１７
はデータ読出し線。 １１８は出力回線をそれぞれあられしている。
Claims (1)
- １、転送制御部とバッファメモリヲ有し、制御信号およ
び付加データ全送受するデータ通信装置に、前記転送制
御部から複数回の制御データを受けて前記バッファメモ
リのアドレスのビット数を増加させるアクセス制御部を
有して成るメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17922183A JPS6072052A (ja) | 1983-09-29 | 1983-09-29 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17922183A JPS6072052A (ja) | 1983-09-29 | 1983-09-29 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072052A true JPS6072052A (ja) | 1985-04-24 |
Family
ID=16062049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17922183A Pending JPS6072052A (ja) | 1983-09-29 | 1983-09-29 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072052A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
| JPS55157027A (en) * | 1979-05-25 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Input and output transfer control unit |
| JPS5782266A (en) * | 1980-11-08 | 1982-05-22 | Toshiba Corp | Page memory control system |
| JPS57105058A (en) * | 1980-12-22 | 1982-06-30 | Casio Comput Co Ltd | Dma transfer system between banks |
| JPS57166626A (en) * | 1981-04-06 | 1982-10-14 | Hitachi Ltd | Data transfer system |
| JPS58107975A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | アドレス拡張方式 |
-
1983
- 1983-09-29 JP JP17922183A patent/JPS6072052A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
| JPS55157027A (en) * | 1979-05-25 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Input and output transfer control unit |
| JPS5782266A (en) * | 1980-11-08 | 1982-05-22 | Toshiba Corp | Page memory control system |
| JPS57105058A (en) * | 1980-12-22 | 1982-06-30 | Casio Comput Co Ltd | Dma transfer system between banks |
| JPS57166626A (en) * | 1981-04-06 | 1982-10-14 | Hitachi Ltd | Data transfer system |
| JPS58107975A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | アドレス拡張方式 |
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