JP2627355B2 - データ通信方式 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ホストとI/Oプロセッサを含む増設用サブ
ユニット等、２つのデータ処理装置を光ケーブル等の通
信ケーブルで接続したシステムに係わり、同システムに
おけるデータ通信方式に関する。

（ロ）従来の技術 一般に、２つのデータ処理装置間でデータを通信する
には、送信側及び受信側に各々DMAコントローラを設
け、送信に先立ちまず、送り元アドレス，宛先アドレ
ス，データサイズ等を設定し、設定後DMAコントローラ
に起動をかけて、連続的にデータを送信するようにして
いる。

（ハ）発明が解決しようとする課題 従来の方式は、装置間で多量のデータを送信するとき
は有効であるが、送信までの手続きに長い時間を必要と
するため、少量のデータを送信するには不向きであっ
た。このため、本発明は、送信前の手続きを簡素化し、
少量のデータ通信に好適な通信方式を提供することを目
的とする。

（ニ）課題を解決するための手段 本発明は、送信側と受信側を通信ケーブルで接続した
システムにおいて、送信側にCPUと、入力された情報を
前記ケーブルにを介して送信するトランスタミッタと、
前記CPUの送信エリアに対する書き込み命令の実行に応
じて、前記CPUから出力されるｎ＋ｍビットのアドレス
の上位ｎビットを入力してそれが前記送信エリアに対す
るものであると判断すると、前記CPUから出力されたデ
ータと、前記アドレスの下位ｍビットを前記トランスミ
ッタに転送する送信制御手段とを設け、受信側に、前記
ケーブルを介して送信された前記アドレス及びデータを
受信するレシーバと、受信データを記憶するためのメモ
リと、受信したアドレスに付加する上位ビットを発生す
るアドレス発生手段と、前記受信アドレスに前記アドレ
ス発生手段が出力する上位ビットを付加したアドレスに
より前記メモリを指定し、受信データを前記メモリに記
憶する受信制御手段とを設け、送信側CPUの書き込み命
令により受信側のメモリに送信データを書き込むように
して、上記課題を解決するものである。

（ホ）作用 本発明では、送信側のCPUにおいて、送信エリアに対
する書き込み命令を実行するだけで、CPUが出力したア
ドレスに対応する受信側のメモリ位置に、送信データが
書き込まれるので、送信前の面倒な手続きを省くことが
できる。

（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、
（１）はホストユニットの通信制御装置、（２）はサブ
ユニットの通信制御装置、（３）は両ユニットを接続す
る光ケーブルにてなる通信ケーブルである。

ここでは、説明を簡略化するため、ホスト側では送信
部分のみを、また、サブ側では受信部分のみを記載して
いるが、両ユニットに各々送信部分及び受信部分を設け
れば、双方向通信が可能である。

第１図のホスト側において、（４）はアドレスバス
（５）及びデータバス（６）に接続された通信制御用CP
U、（７）（８）はアドレスバス（５）及びデータバス
（６）に各々接続されたアドレスレジスタ及びデータレ
ジスタ、（９）はアドレスレジスタ（７）及びデータレ
ジスタ（８）に接続され、パラレルシリアル変換器を含
み、通信ケーブル（３）を介して受信側に入力情報をシ
リアルに送信するトランスミッタ、（10）はアドレスバ
ス（５）のｎ＋ｍビットのアドレスのうち上位ｎビット
をデコードするアドレスデコーダ（11）を含み、CPUか
らの書き込み信号Ｗに応じてアドレスレジスタ（７），
データレジスタ（８），トランスミッタ（９）を制御す
る送信コントローラ、（12）は通信制御用の各種データ
を記憶するメモリである。尚、前述したアドレスレジス
タ（７）にはアドレスバス（５）上の下位ｍビットが入
力される。

又、サブ側において、（20）は通信制御用CPU、（2
1）はシリアルパラレル変換器を含み通信ケーブル
（３）を介して送信された情報を受信するレシーバ、
（22）（23）はレシーバによって受信したアドレス及び
データを各々取り込むアドレスレジスタ及びデータレジ
スタ、（24）は受信データを記憶する受信エリア（25）
を有し、通信制御用の各種データを記憶するメモリ、
（26）（27）（28）（29）はアドレスバス（30）（31）
及びデータバス（32）（33）に挿入されたバスドライ
バ、（34）はｎビットの固定アドレスを上位アドレスと
して発生するアドレス発生回路、（35）はDMAコントロ
ーラ（26）を含みアドレスレジスタ（22），データレジ
スタ（23），バスドライバ（26）及び（29）を制御する
受信コントローラ、（37）はDMAとCPUとの調停を行うウ
エイトコントローラ、（38）はアドレスバス（30）のア
ドレスをデコードしてCPUのアクセスがメモリ（24）に
対するアクセスであることを判断するアドレスデコー
ダ、（39）はインバータである。

次に、第２図は、本実施例におけるCPUのアドレス空
間上での割り付け状況を示すマップであり、（40）がホ
スト側、（41）がサブ側を示す。CPUのアドレス空間（4
0）（41）において、メモリ（12）（24）は各々アドレ
ス000000H〜2FFFFFHに斜線で示すように割り付けられて
おり、サブ側の受信エリア（25）はメモリ実装空間であ
る200000H〜20FFFFHに割り付けられている。一方、ホス
ト側の送信エリア（45）は、受信エリアとは異なり、メ
モリが実装されていないアドレス300000H〜30FFFFHに割
り付けられており、送信エリアと受信エリアの空間の大
きさは同一に設定されている。

つまり、第１図の構成において、アドレスデコーダ
（11）は、上位アドレスｎビットが30Hであることを検
出することによって、CPUのアクセスが送信エリア（4
5）に対するアクセスであることを判断するものであ
り、このアクセス時に送信コントローラは動作する。ま
た、アドレス発生回路（34）が発生するｎビットの固定
アドレスは、受信エリア（25）を表す上位の20Hであ
る。

又、本実施例における通信フォーマットは、第３図に
示すように、送信する情報がアドレスであるかデータで
あるかを識別するための識別ビットA/Dを先頭ビットに
備え、２ビット以降にアドレス又はデータが続く形式で
ある。

以下、本実施例の動作を詳細に説明する。

まず、ホスト側のCPU（４）において、送信エリア（4
5）内のアドレス300010Hに対し、データの書き込み命令
を実行したとする。

すると、CPU（４）から、アドレスバス（５）にはア
ドレス300010Hが出力され、データバス（６）には送信
しようとするデータが出力される。これと同時に、CPU
（４）から書き込み信号Ｗが出力される。送信コントロ
ーラ（10）は、アドレスデコーダ（11）によってCPU
（４）のアクセスが送信エリア（45）に対するものであ
ることを判断すると、送信Ｗの入力に応じてアドレスレ
ジスタ（７）及びデータレジスタ（８）に取り込み信号
TAL,TDLを発生する。

このため、アドレスレジスタ（７）には、アドレスバ
ス（５）上のｍビットの下位アドレスがラッチされ、デ
ータレジスタ（８）には、データバス（６）上のデータ
がラッチされる。そして、トランスミッタ（９）は、送
信コントローラ（10）からの送信指令TMTに応じて、両
レジスタ（７）（８）のアドレス及びデータを、第３図
のフォーマットに従って通信ケーブル（３）を介してサ
ブ側に順次シリアル送信する。

この際、送信エリア（45）は、メモリの実装されてい
ないアドレス空間に割り付けられているため、メモリ
（12）に送信データが書き込まれることはない。

一方、サブ側では、レシーバ（21）が送信されてきた
シリアル情報を、第３図に示すワード単位にパラレル情
報に変換して出力すると共に、出力の度にストローブ信
号STBを受信コントローラ（35）に与える。すると、受
信コントローラ（35）は受信情報の識別ビットA/Dを取
り込んで、このビットが「１」か「０」かを判定する。
そして、「１」であればアドレスであると判断して取り
込み信号RALを出力し、「０」であればデータであると
判断して取り込み信号RDLを出力する。従って、レシー
バ（21）が受信したアドレスはアドレスレジスタ（22）
に、受信したデータはデータレジスタ（23）にラッチさ
れる。

次に、受信コントローラ内のDMAコントローラ（36）
は、DMAリクエスト信号DMARQをウエイトコントローラ
（37）に出力する。このウエイトコントローラ（37）
は、信号DMARQの他、CPU（20）からのアドレスストロー
ブ信号AS及びアドレスデコーダ（38）のデコード出力が
入力されており、CPU（20）によるメモリ（24）のアク
セス時、DMARQが入力されていなければ、ノンウエイト
でCPU（20）がアクセスできるように、所定のタイミン
グでデータACK信号DTACKをCPUに返す。又、DMAリクエス
ト時、CPU（20）がメモリ（24）をアクセスしていなけ
れば、ウエイト信号WAITを発生せず、このため、DMAコ
ントローラ（36）は即座にDMAを開始することができ
る。

ところが、CPU（20）とDMAコントローラ（36）とのア
クセスが競合することもあり、このため、ウエイトコン
トローラ（37）は、信号AS入力後信号DTACKをCPUに返す
前にDMARQが入力されたときは、DTACKを返すタイミング
を遅らせてCPUにウエイトをかけ、この間にDMA動作を行
わせる。又、信号AS入力後DTACKを返した後にDMARQが入
力されたときは、CPUによるメモリ（24）のアクセスが
終了するまで、DMAコントローラ（36）に信号WAITを発
してDMAアクセスを待たせる様に制御している。

このような制御によってDMAが許可されると、DMAコン
トローラ（36）は、信号BDを「１」として、バスドライ
バ（27）（29）を開き、バスドライバ（26）（28）を閉
じて、アドレスバス（31）及びアドレス発生回路（34）
をメモリ（24）のアドレス端子に接続し、データバス
（33）をメモリ（24）のデータ端子に接続する。これと
同時に、書き込み信号Ｗをメモリ（24）に与える。従っ
て、メモリ（24）のアドレス端子には、上位にアドレス
発生回路（34）からのｎビットが、そして、下位にアド
レスレジスタ（22）からのｍビットが入力され、ｍが00
10Hであれば、第２図に示すようにメモリ（24）の受信
エリア（25）内のアドレス200010Hに受信データが書き
込まれる。

以上の如く、送信側で送信エリアに対する書き込み命
令を行うだけで、データ通信を行うことができる。

勿論、ホスト側にサブ側と同様の受信部を設け、サブ
側にホスト側と同様の送信部を設ければ、第２図の破線
で示すように、双方向の通信が可能となる。

尚、上述の例では、CPUにウエイトをかけてDMAを行っ
たが、CPUにホールドリクエストを発し、CPUからのホー
ルドACKに応じてDMAを実行する一般的な方法を用いても
よく、この場合には、バスドライバ（26）（28）は不要
となる。

（ト）発明の効果 本発明によれば、送信前の手続を極めて簡素化できる
ので、少量のデータ送信時、送信処理全体に要する時間
を短縮でき、拘束のデータ通信を実現できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例におけるCPUアドレス空間の割り付け状況を
示す図、第３図は通信フォーマットを示す図である。 （１）……ホストユニット側通信制御装置、（２）……
サブユニット側通信制御装置、（３）……通信ケーブ
ル、（４）（20）……CPU、（７）（22）……アドレス
レジスタ、（８）（23）……データレジスタ、（９）…
…トランスミッタ、（10）……送信コントローラ、（1
1）（38）……アドレスデコーダ、（12）（24）……メ
モリ、（21）……レシーバ、（25）……受信エリア、
（26）（27）（28）（29）……バスドライバ、（35）…
…受信コントローラ、（36）……DMAコントローラ、（4
5）……送信エリア。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】送信側と受信側を通信ケーブルで接続した
   システムにおいて、送信側にCPUと、入力された情報を
   前記ケーブルを介して送信するトランスタミッタと、前
   記CPUの送信エリアに対する書き込み命令の実行に応じ
   て、前記CPUから出力されるｎ＋ｍビットのアドレスの
   上位ｎビットを入力してそれが前記送信エリアに対する
   ものであると判断すると、前記CPUから出力されたデー
   タと、前記アドレスの下位ｍビットを前記トランスミッ
   タに転送する送信制御手段とを設け、受信側に、前記ケ
   ーブルを介して送信された前記アドレス及びデータを受
   信するレシーバと、受信データを記憶するためのメモリ
   と、受信したアドレスに付加する上位ビットを発生する
   アドレス発生手段と、前記受信アドレスに前記アドレス
   発生手段が出力する上位ビットを付加したアドレスによ
   り前記メモリを指定し、受信データを前記メモリに記憶
   する受信制御手段とを設け、送信側CPUの書き込み命令
   により受信側のメモリに送信データを書き込むようにし
   たことを特徴とするデータ通信方式。
2. 【請求項２】請求項１記載のデータ通信方式において、
   前記送信エリアは、前記CPUのアドレス空間のうちメモ
   リが実装されていない空間に割り付けられており、該空
   間の下位アドレスを前記送信制御手段及びトランスミッ
   タによって受信側に送信することを特徴としたデータ通
   信方式。