JPH04102957A - データ通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ホストとＩ１０プロセッサを含む増設用サブ
ユニット等、２つのデータ処理装置を光ケーブル等の通
信ケーブルで接続したシステムに係わり、同システムに
おけるデータ通信方式に関する。

（ロ）従来の技術 一般に、２つのデータ処理装置間でデータを通信するに
は、送信側及び受信側に各々ＤＭＡコントローラを設け
、送信に先立ちまず、送り元アドレス、宛先アドレス、
データサイズ等を設定し、設定後ＤＭＡコントローラに
起動をかけて、連続的にデータを送信するようにしてい
る。

（ハ）発明が解決しようとする課題 従来の方式は、装置間で多量のデータを送信するときは
有効であるが、送信までの手続きに長い時間を必要とす
るため、少量のデータを送信するには不向きであった。

このため、本発明は、送信前の手続きを簡素化し、少量
のデータ通信に好適な通信方式を提供することを目的と
する。

（ニ）課題を解決するための手段 本発明は、送信側と受信側を通信ケーブルで接続したシ
ステムにおいて、送信側に、ＣＰＵと、入力された情報
を前記ケーブルを介して送信するトランスミッタと、前
記ＣＰＵの送信エリアに対する書き込み命令の実行に応
じて、前記ＣＰＵから出力されるアドレス及びデータを
前記トランスミッタに転送する送信制御手段とを設け、
受信側に、前記ケーブルを介して送信された前記アドレ
ス及びデータを受信するレシーバと、受信データを記憶
するためのメモリと、受信アドレスに基ずき前記メモリ
をアドレス指定して受信データを前記メモリに記憶する
受信制御手段とを設け、送信側ＣＰＵの書き込み命令に
より受信側のメモリに送信データを書き込むことによっ
て、装置間のデータ通信を実現し、上記課題を解決する
ものである。

また、本発明は、前記送信エリアを、前記ＣＰＵのアド
レス空間のうちメモリが実装されていない空間に割り付
け、該空間の下位アドレスを前記送信制御手段及びトラ
ンスミッタによって受信側に送信することによって、上
記課題を解決すると共に、送信側でのメモリの有効利用
を計るものである。

（ホ）作用 本発明では、送信側のＣＰＵにおいて、送信エリアに対
する書き込み命令を実行するだけで、ＣＰＵが出力した
アドレスに対応する受信側のメモリ位置に、送信データ
が書き込まれるので、送信前の面倒な手続きを省くこと
ができる。

（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、（
１）はホストユニットの通信制御装置、（２）はサブユ
ニットの通信制御装置、（３）は両ユニットを接続する
光ケーブルにてなる通信ケーブルである。

ここでは、説明を簡略化するため、、ホスト側では送信
部分のみを、また、サブ側では受信部分のみを記載して
いるが、両ユニットに各々送信部分及び受信部分を設け
れば、双方向通信が可能である。

第１図のホスト側において、（４）はアドレスバス（５
）及びデータバス（６）に接続された通信制御用ＣＰＵ
、（７）（８）はアドレスバス（５）及びデータバス（
６）に各々接続されたアドレスレジスタ及びデータレジ
スタ、　（９）はアドレスレジスタ（７）及びデータレ
ジスタ（８）に接続され、パラレルシリアル変換器を含
み、通信ケーブル（３）を介して受信側に入力情報をジ
ノアルに送信するトランスミッタ、（１０）はアドレス
バス（５）のｎ十ｍビットのアドレスのうち上位ｎビッ
トをデコードするアドレスデコーダ（１１）を含み、Ｃ
ＰＵからの書き込み信号Ｗに応じてアドレスレジスタ（
７）、データレジスタ（８）、）ランスミッタ（９）を
制御する送信コントローラ、（１２）は通信制御用の各
種データを記憶するメモリである。

又、サブ側において、（２０）は通信制御用ＣＰＵ、（
２１）はシリアルパラレル変換器を含み通信ケーブル（
３）を介して送信された情報を受信するレシーバ　（２
２）（２３）はレシーバによって受信したアドレス及び
データを各々取り込むアドレスレジスタ及びデータレジ
スタ、（２４）は受信データを記憶する受信エリア（２
５）を有し、通信制御用の各種データを記憶するメモリ
、（２６）（２７）（２８）（２９）はアドレスバス（
３０）（３１）及びデータバス（３２）（３３）に挿入
されたバスドライバ　（３４）はｎビットの固定アドレ
スを上位アドレスとして発生するアドレス発生回路、（
３５）はＤＭＡコントローラ（３６）を含みアドレスレ
ジスタ（２２）、データレジスタ（２３）、バスドライ
バ（２６）乃至（２９）を制御する受信コントローラ、
（３７）はＤＭＡとＣＰＵとの調停を行うつエイトコン
トローラ、（３８）はアドレスバス（３０）のアドレス
をデコードしてＣＩ）　Ｕのアクセスがメモリ　（２４
）に対するアクセスであることを判断するアドレスデコ
ーダ、（３９）はインバータである。

次に、第２図は、本実施例におけるＣＰＵのアドレス空
間−４−での割り付は状況を示すマツプであり、（４０
）がホスト側、（４１）がサブ側を示す。ＣＰＵのアド
レス空間（４０）（４，１，）において、メモリ（１，
２）（２４）は各々アドレス００００００　Ｈ〜２　Ｆ
　Ｆ　Ｆ　Ｆ　Ｆ　Ｈに斜線で示すように割りイ」けら
れており、サブ側の受信エリア（２５）はメモリ実装空
間である２　０００００　Ｔ（〜２ＯＦＦＦＦＨに割り
付けられている。一方、ホスト側の送信エリア（４５）
は、受信エリアとは異なり、メモリが実装されていない
アドレス３０００００　Ｈ〜３ＯＦＦＦＦＩ（に割り付
けられており、送信エリアと受信エリアの空間の大きさ
は同一に設定されている。

つまり、第１図の構ＪＲにおいて、アドレスデコーダ（
１１）は、」三位アドレスｎビットが３０ト■であるこ
とを検出することによって、ＣＰＵのアクセスが送信エ
リア（４５）に対するアクセスであることを判断するも
のであり、このアクセス時に送信コントローラは動作す
る。また、アドレス発生回路（３４）が発生するｎビッ
トの固定アドレスは、受信エリア（２５）を表す上位の
２゜Ｈである。

又、本実施例における通信フォーマットは、第３図に示
すように、送信する情報がアドレスであるかデータであ
るかを識別するための識別ビットＡ／Ｄを先頭ビットに
備え、２ビツト以降にアドレス又はデータが続く形式で
ある。

以下、本実施例の動作を詳細に説明する。

まず、ホスト側のＣＰＵ　（４）において、送信エリア
（４５）内のアドレス３０００１０　Ｈに対し、データ
の書き込み命令を実行したとする。

すると、ＣＰＵ（４）から、アドレスバス（５）にはア
ドレス３０００１０　Ｈが出力され、データバス（６）
には送信しようとするデータが出力される。これと同時
に、ＣＰＵ（４，）から書き込み信号Ｗが出力される。

送信コントローラ（１ｏ）は、アドレスデコーダ（１１
）によってＣＰＵ　（４）のアクセスが送信エリア（４
５）に対するものであることを判断すると、信号Ｗの入
力に応じてアドレスレジスタ（７）及びデータレジスタ
（８）に取り込み信号ＴＡＬ、ＴＤＬを発生する。

このため、アドレスレジスタ（７）には、アドレスバス
（５）−Ｊ二のｍビットの下位アドレスがラッチされ、
データレジスタ（８）には、データバス（６）上のデー
タがラッチされる。そして、トランスミッタ（９）は、
送信コントローラ（１０）からの送信指令ＴＭＴに応じ
て、両レジスタ（７）（８）のアドレス及びデータを、
第３図のフォーマットに従って通信ケーブル（３）を介
してサブ側に順次シリアル送信する。

この際、送信エリア（４５）は、メモリの実装されてい
ないアドレス空間に割り付けられているため、メモリ（
１２）に送信データが書き込まれることはない。

一方、サブ側では、レシーバ（２１）が送信されてきた
シリアル情報を、第３図に示すワード単位にパラレル情
報に変換して出力すると共に、出力の度にストローブ信
号ＳＴＢを受信コントローラ（３５）に与える。すると
、受信コントローラ（３５）は受信情報の識別ビットＡ
／Ｄを取り込んで、このビットが「１」かｒＱＪかを判
定する。そして、「１」であればアドレスであると判断
して取り込み信号ＲＡＬを出力し、「０」であればデー
タであると判断して取り込み信号ＲＤ　Ｌを出力する。

従って、レシーバ（２１）が受信したアドレスはアドレ
スレジスタ（２２）に、受信したデータはデータレジス
タ（２３）にラッチされる。

次に、受信コントローラ内のＤＭＡコントローラ（３６
）は、ＤＭＡリクエスト信号ＤＭＡＲＱをウェイトコン
トローラ（３７）に出力する。このウェイトコントロー
ラ（３７）は、信号ＤＭＡＲＱの他、ＣＰＵ（２０）か
らのアドレスストローブ信号ＡＳ及びアドレスデコーダ
（３８）のデコード出力が入力されており、ＣＰＵ　（
２０）によるメモリ（２４）のアクセス時、ＤＭＡＲＱ
が入力されていなければ、ノンウェイトでＣＰＵ（２０
）がアクセスできるように、所定のタイミングでデータ
ＡＣＫ信号ＤＴＡＣＫをＣＰＵに返す。又、ＤＭＡリク
エスト時、ＣＰＵ（２０）がメモリ（２４）をアクセス
していなければ、ウェイト信号ＷＡＩＴを発生せず、こ
のため、ＤＭＡコントローラ（３６）は即座にＤＭＡを
開始することができる。

ところが、ＣＰＵ（２０）とＤＭＡコントローラ（３６
）とのアクセスが競合することもあり、このため、ウェ
イトコントローラ（３７）は、信号ＡＳ入力後信号ＤＴ
ＡＣＫをＣＰＵに返す前にＤＭＡＲＱが入力されたとき
は、ＤＴＡＣＫを返すタイミングを遅らせてＣＰＵにウ
ェイトをかけ、この間にＤＭＡ動作を行わせる。又、信
号ＡＳ入力後ＤＴＡＣＫを返した後にＤＭＡＲＱが入力
されたときは、ＣＰＵによるメモリ（２４）のアクセス
が終了するまで、ＤＭＡコントローラ（３６）に信号Ｗ
Ａ　Ｉ　Ｔを発してＤＭＡアクセスを待たせる様に制御
している。

このような制御によってＤＭＡが許可されると、ＤＭＡ
コントローラ（３６）は、信号ＢＤを「１」として、バ
スドライバ（２７）（２９）を開き、バスドライバ（２
６）（２８）を閉じて、アドレスバス（３１）及びアド
レス発生回路（３４）をメモリ（２４）のアドレス端子
に接続し、データバス（３３）をメモリ（２４）のデー
タ端子に接続する。これと同時に、書き込み信号Ｗをメ
モリ　（２４）に与える。従って、メモリ（２４）のア
ドレス端子には、上位にアドレス発生回路（３４）から
のｎビットが、そして、下位にアドレスレジスタ（２２
）からのｍビットが入力され、ｍが０ＯＩＯＨであれば
、第２図に示すようにメモリ（２４）の受信エリア（２
５）内のアドレス２０００１０Ｈに受信、データが書き
込まれる。

以上の如く、送信側で送信エリアに対する書き込み命令
を行うだけで、データ通信を行うことができる。

勿論、ホスト側にサブ側と同様の受信部を設け、サブ側
にホスト側と同様の送信部を設ければ、第２図の破線で
示すように、双方向の通信が可能となる。

尚、上述の例では、ＣＰＵにウェイトをかけてＤＭＡを
行ったが、ＣＰＵにホールドリクエストを発し、ＣＰＵ
からのホールドＡＣＫに応じてＤＭＡを実行する一般的
な方法を用いてもよく、この場合には、バスドライバ（
２６）（２８）は不要となる。

（ト）発明の効果 本発明によれば、送信前の手続きを極めて簡素化できる
ので、少量のデータ送信時、送信処理全体に要する時間
を短縮でき、高速のデータ通信を実現できる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例におけるＣＰＵアドレス空間の割り付は状況
を示す図、第３図は通信フォーマットを示す図である。 （１）・・・・・ホストユニット側通信制御装置、（２
）・・・・・サブユニット側通信制御装置、（３）・・
・・・通信ケーブル、（４）（２０）・・・・・ＣＰＵ
、（７）（２２）・・・・・アドレスレジスタ、（８）
（２３）・・・・・データレジスタ、（９）・・・・・
トランスミッタ、（１０）・・・・・送信コントローラ
、（１１）（３８）・・・・・アドレスデコーダ、（１
２）（２４）・・・・・メモリ、（２１）・・・・・レ
シーバ、（２５）・・・・・受信エリア、（２６）（２
７）（２８）（２９）・・・・・バスドライバ、（３５
）・・・・・受信コントローラ、（３６）・・・・・Ｄ
ＭＡコントローラ、（４５）・・・・・送信エリア。

Claims (2)

【特許請求の範囲】
1. （１）送信側と受信側を通信ケーブルで接続したシステ
   ムにおいて、送信側に、ＣＰＵと、入力された情報を前
   記ケーブルを介して送信するトランスミッタと、前記Ｃ
   ＰＵの送信エリアに対する書き込み命令の実行に応じて
   、前記ＣＰＵから出力されるアドレス及びデータを前記
   トランスミッタに転送する送信制御手段とを設け、受信
   側に、前記ケーブルを介して送信された前記アドレス及
   びデータを受信するレシーバと、受信データを記憶する
   ためのメモリと、受信アドレスに基ずき前記メモリをア
   ドレス指定して受信データを前記メモリに記憶する受信
   制御手段とを設け、送信側ＣＰＵの書き込み命令により
   受信側のメモリに送信データを書き込むようにしたこと
   を特徴とするデータ通信方式。
2. （２）請求項１記載のデータ通信方式において、前記送
   信エリアは、前記ＣＰＵのアドレス空間のうちメモリが
   実装されていない空間に割り付けられており、該空間の
   下位アドレスを前記送信制御手段及びトランスミッタに
   よって受信側に送信することを特徴としたデータ通信方
   式。