JPH0610798B2 - 高速デ−タ伝送装置 - Google Patents
高速デ−タ伝送装置Info
- Publication number
- JPH0610798B2 JPH0610798B2 JP62097637A JP9763787A JPH0610798B2 JP H0610798 B2 JPH0610798 B2 JP H0610798B2 JP 62097637 A JP62097637 A JP 62097637A JP 9763787 A JP9763787 A JP 9763787A JP H0610798 B2 JPH0610798 B2 JP H0610798B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- host computer
- block
- port memory
- conversion unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Computer And Data Communications (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコンピュータを用いた通信制御装置の受信デ
ータをホスト・コンピュータへ転送する高速データ伝送
装置に関するものである。
ータをホスト・コンピュータへ転送する高速データ伝送
装置に関するものである。
従来のこの種装置として第３図に示すものがあった。
図において、１でデータが流れる伝送路、２は前記伝送
路１に接続され直列（シリアル）データを取り込んで並
列（パラレル）データに変換するデータ変換部、３は内
部パラレルバス、４はリード・オンリー・メモリ（ＲＯ
Ｍ）、５はダイレクト・メモリ・アクセス・コントロー
ラ（ＤＭＡＣ）、６はＲＯＭ４の命令を実行し、ＤＭＡ
Ｃ５を制御して２ポートメモリ７を介しシステム１０に
データを移送するマイクロプロセッサ（μ−ｐ）７は２
ポートメモリで、データの送信時はＲＡＭ８に転送し、
受信時にはＲＡＭ８から２ポートメモリ７にデータを移
送する。８はランダムアクセスメモリ（ＲＡＭ）、１０
はこの通信装置のホスト・コントローラ（図示せず）に
接続されるシステムバス（例えば、インテルマルチバ
ス）。１１はホスト・コンピュータ側から２ポートメモ
リ７をアクセスする時のアドレス線、１２はデータ線、
１３はコントロール線である。
路１に接続され直列（シリアル）データを取り込んで並
列（パラレル）データに変換するデータ変換部、３は内
部パラレルバス、４はリード・オンリー・メモリ（ＲＯ
Ｍ）、５はダイレクト・メモリ・アクセス・コントロー
ラ（ＤＭＡＣ）、６はＲＯＭ４の命令を実行し、ＤＭＡ
Ｃ５を制御して２ポートメモリ７を介しシステム１０に
データを移送するマイクロプロセッサ（μ−ｐ）７は２
ポートメモリで、データの送信時はＲＡＭ８に転送し、
受信時にはＲＡＭ８から２ポートメモリ７にデータを移
送する。８はランダムアクセスメモリ（ＲＡＭ）、１０
はこの通信装置のホスト・コントローラ（図示せず）に
接続されるシステムバス（例えば、インテルマルチバ
ス）。１１はホスト・コンピュータ側から２ポートメモ
リ７をアクセスする時のアドレス線、１２はデータ線、
１３はコントロール線である。
次に動作について説明する。まず、第３図のデータ変換
部２に取込まれたビット直列の受信データは並列データ
に変換された後、μ−ｐ６によって予め受信待状態に制
御されている。ＤＭＡＣ５によりＲＡＭ８にバッファリ
ングされる。
部２に取込まれたビット直列の受信データは並列データ
に変換された後、μ−ｐ６によって予め受信待状態に制
御されている。ＤＭＡＣ５によりＲＡＭ８にバッファリ
ングされる。
以下連続したデータの１群（ブロック）を順次ＲＡＭ４
にバッファリングする。そのデータ受信過程においてデ
ータ変換部２でブロックの最終データが検出されると、
μ−ｐ６は前記バッファリングされたデータブロックの
中のデータがエラーコードまたは、自局あてのデータか
或いは制御用のコードかを判読して所定の処理を実行す
る。
にバッファリングする。そのデータ受信過程においてデ
ータ変換部２でブロックの最終データが検出されると、
μ−ｐ６は前記バッファリングされたデータブロックの
中のデータがエラーコードまたは、自局あてのデータか
或いは制御用のコードかを判読して所定の処理を実行す
る。
この時前記データブロックにエラーコードがなくホスト
・コンピュータへ受信データを受け渡してもよいと判定
された場合にはμ−ｐ６は再度ＤＭＡＣ５を起動し、今
度はＲＡＭ８から２ポートメモリ７へ必要なデータ数だ
けを転送しシステムバス１０を経由してホスト・コンピ
ュータにデータを読取らせるべく制御する。ホスト・コ
ンピュータは受信データブロックの大きさや数に合わせ
てアドレス線１１、データ線１２、コントロール線１３
の各信号ラインを用いてデータを読み取る。
・コンピュータへ受信データを受け渡してもよいと判定
された場合にはμ−ｐ６は再度ＤＭＡＣ５を起動し、今
度はＲＡＭ８から２ポートメモリ７へ必要なデータ数だ
けを転送しシステムバス１０を経由してホスト・コンピ
ュータにデータを読取らせるべく制御する。ホスト・コ
ンピュータは受信データブロックの大きさや数に合わせ
てアドレス線１１、データ線１２、コントロール線１３
の各信号ラインを用いてデータを読み取る。
また、送信動作時は前記とは逆の手順で２ポートメモリ
７にホスト・コンピュータより書込まれたデータブロッ
クをＲＡＭ８に転送し必要な制御情報やアドレス情報な
どを該ＲＡＭ８上で付加した後、ＤＭＡＣ５を経由して
データ変換部２へデータ転送し、直列データとして伝送
路１へデータを送出する。
７にホスト・コンピュータより書込まれたデータブロッ
クをＲＡＭ８に転送し必要な制御情報やアドレス情報な
どを該ＲＡＭ８上で付加した後、ＤＭＡＣ５を経由して
データ変換部２へデータ転送し、直列データとして伝送
路１へデータを送出する。
従来の高速データ伝送装置は以上のように構成されてい
るので、データの受信時にはまず第１にデータ変換部か
らＲＡＭへ、更に第２にＲＡＭから２ポートメモリへと
ＤＭＡＣによる２回の受信データの転送を、行う必要が
あり、この転送時間がデータ伝送装置の送受信レスポン
ス、ひいては伝送システムのスループットを低下させる
原因となり、又、送受信するデータのブロック数が多く
なるとホスト・コンピュータからみた伝送用２ポートメ
モリのアドレス空間の大きさが大となってホスト・コン
ピュータ側のシステム設計の制約を与える等の問題点が
あった。
るので、データの受信時にはまず第１にデータ変換部か
らＲＡＭへ、更に第２にＲＡＭから２ポートメモリへと
ＤＭＡＣによる２回の受信データの転送を、行う必要が
あり、この転送時間がデータ伝送装置の送受信レスポン
ス、ひいては伝送システムのスループットを低下させる
原因となり、又、送受信するデータのブロック数が多く
なるとホスト・コンピュータからみた伝送用２ポートメ
モリのアドレス空間の大きさが大となってホスト・コン
ピュータ側のシステム設計の制約を与える等の問題点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、データブロックの受信時にＤＭＡＣによる伝
送装置内のデータブロックの転送回数を１回で受信可能
とし、通信に必要な時間を減じてレスポンスタイムを短
くするとともに、ホスト・コンピュータ側からのアクセ
スに要する２ポートメモリのアドレス空間を縮小可能に
した高速データ伝送装置を得ることを目的とする。
たもので、データブロックの受信時にＤＭＡＣによる伝
送装置内のデータブロックの転送回数を１回で受信可能
とし、通信に必要な時間を減じてレスポンスタイムを短
くするとともに、ホスト・コンピュータ側からのアクセ
スに要する２ポートメモリのアドレス空間を縮小可能に
した高速データ伝送装置を得ることを目的とする。
この発明に係る高速データ伝送装置は受信データブロッ
クのエラーコード等をチェックする際に一度伝送装置内
でデータブロックのバッファリングを行っていた従来の
動作を省き、データ変換部で受信したデータを２ポート
メモリへ直接転送し、エラーコードの有無や制御情報の
判別処理等を行った後、そのデータブロックをホスト・
コンピュータへ転送可能な時にはホスト・コンピュータ
のアドレス線をそのデータブロックが読取れるように制
御し、またデータブロックにエラーコード等がありホス
ト・コンピュータに転送不可の時にはホスト・コンピュ
ータ側のアドレス線は前回の正常データが読取れる状態
のままとするようにしたものである。
クのエラーコード等をチェックする際に一度伝送装置内
でデータブロックのバッファリングを行っていた従来の
動作を省き、データ変換部で受信したデータを２ポート
メモリへ直接転送し、エラーコードの有無や制御情報の
判別処理等を行った後、そのデータブロックをホスト・
コンピュータへ転送可能な時にはホスト・コンピュータ
のアドレス線をそのデータブロックが読取れるように制
御し、またデータブロックにエラーコード等がありホス
ト・コンピュータに転送不可の時にはホスト・コンピュ
ータ側のアドレス線は前回の正常データが読取れる状態
のままとするようにしたものである。
この発明における高速データ伝送装置はホスト・コンピ
ュータとの通信に２ポートメモリを設け、伝送路より受
信したデータブロックを直接前記２ポートメモリに取り
込むと共に、μ−ｐによってエラーコードの有無確認を
行い正しいデータブロックのみをアドレス制御部のアド
レス信号制御によりホスト・コナピュータ側に読み取り
可能に制御する。
ュータとの通信に２ポートメモリを設け、伝送路より受
信したデータブロックを直接前記２ポートメモリに取り
込むと共に、μ−ｐによってエラーコードの有無確認を
行い正しいデータブロックのみをアドレス制御部のアド
レス信号制御によりホスト・コナピュータ側に読み取り
可能に制御する。
以下、この発明の一実施例を図について説明する。図
中、第３図と同一の部分は同一の符号をもって図示した
第１図において、９はμ−ｐ６によって制御されるアド
レス制御部で２ポートメモリ７を制御する時に用いるア
ドレス線１１を接続している。
中、第３図と同一の部分は同一の符号をもって図示した
第１図において、９はμ−ｐ６によって制御されるアド
レス制御部で２ポートメモリ７を制御する時に用いるア
ドレス線１１を接続している。
次に、この発明の動作について説明する。まず、伝送路
より入力されたビットシリアルなデータブロックは第２
図に示すようにデータ変換部２によってバイト又はワー
ド単位のパラレルデータに変換されμ−ｐ６によって設
定されたＤＭＡＣ５により２ポートメモリ１の所定のア
ドレスに転送される。同様にして引続き送られて来たデ
ータも順次２ポートメモリ７に格納される。所定のバイ
ト又はワード数のデータブロックが２ポートメモリ７に
取込まれると、μ−ｐ６はそのデータブロックに誤りが
なかった、自局あてのデータか、またはテストデータか
などのチェックを行い、その結果確かにホスト・コンピ
ュータに渡すべきデータブロックと判定された時には、
そのデータブロックを格納した２ポートメモリ７のエリ
ヤがホスト・コンピュータ側よりアクセスできるように
アドレス制御部９に指令を出力して切替える。この時は
ホスト・コンピュータのアクセスしていないタイミング
で行うのは言うまでもない。もし、格納したデータにエ
ラー存在し、ホスト・コンピュータにデータが引渡せな
い場合にはこのアドレス切替制御は行わず、古いデータ
のアクセス状態のままとする。また、第２図は上記制御
の状態を示した動作概念説明図で、２ポート７を伝送デ
ータをブロック単位に分けμ−ｐ６が該ブロック、例え
ばＢに格納してあるデータをアドレス制御部９からの制
御信号によりホスト・コンピュータがアクセスできるよ
うに制御している。
より入力されたビットシリアルなデータブロックは第２
図に示すようにデータ変換部２によってバイト又はワー
ド単位のパラレルデータに変換されμ−ｐ６によって設
定されたＤＭＡＣ５により２ポートメモリ１の所定のア
ドレスに転送される。同様にして引続き送られて来たデ
ータも順次２ポートメモリ７に格納される。所定のバイ
ト又はワード数のデータブロックが２ポートメモリ７に
取込まれると、μ−ｐ６はそのデータブロックに誤りが
なかった、自局あてのデータか、またはテストデータか
などのチェックを行い、その結果確かにホスト・コンピ
ュータに渡すべきデータブロックと判定された時には、
そのデータブロックを格納した２ポートメモリ７のエリ
ヤがホスト・コンピュータ側よりアクセスできるように
アドレス制御部９に指令を出力して切替える。この時は
ホスト・コンピュータのアクセスしていないタイミング
で行うのは言うまでもない。もし、格納したデータにエ
ラー存在し、ホスト・コンピュータにデータが引渡せな
い場合にはこのアドレス切替制御は行わず、古いデータ
のアクセス状態のままとする。また、第２図は上記制御
の状態を示した動作概念説明図で、２ポート７を伝送デ
ータをブロック単位に分けμ−ｐ６が該ブロック、例え
ばＢに格納してあるデータをアドレス制御部９からの制
御信号によりホスト・コンピュータがアクセスできるよ
うに制御している。
また、上記実施例ではデータ・ブロックのチェック結果
によって、アドレス線の制御を行うようにしているが、
該アドレス制御の考え方はホスト・コンピュータ側のデ
ータの読込みが遅れた場合にはμ−ｐ側はブロックＡ，
ブロックＢ…へ順次データを入力して行き、ホスト・コ
ンピュータが読み終るのを待って受け取ったデータをブ
ロック順にアドレス制御して行く応用も考えられ、この
場合にはホスト・コンピュータ側のアドレス空間は１ブ
ロック分で良い。
によって、アドレス線の制御を行うようにしているが、
該アドレス制御の考え方はホスト・コンピュータ側のデ
ータの読込みが遅れた場合にはμ−ｐ側はブロックＡ，
ブロックＢ…へ順次データを入力して行き、ホスト・コ
ンピュータが読み終るのを待って受け取ったデータをブ
ロック順にアドレス制御して行く応用も考えられ、この
場合にはホスト・コンピュータ側のアドレス空間は１ブ
ロック分で良い。
以上のようにこの発明によれば伝送路より転送される受
信データをデータ変換部を介して２ポートメモリに格納
し、μ−ｐによってエラーコードの確認を行った後、正
しいデータブロックのみをアドレス制御部の指令によっ
てホスト・コンピュータに読み取れるように制御したの
で、データ伝送装置の動作が１回で可能となって通信レ
スポンスの向上、すなわち伝送システムのスループット
が大幅に改善されると共に、２ポートメモリの縮小が図
れる効果がある。
信データをデータ変換部を介して２ポートメモリに格納
し、μ−ｐによってエラーコードの確認を行った後、正
しいデータブロックのみをアドレス制御部の指令によっ
てホスト・コンピュータに読み取れるように制御したの
で、データ伝送装置の動作が１回で可能となって通信レ
スポンスの向上、すなわち伝送システムのスループット
が大幅に改善されると共に、２ポートメモリの縮小が図
れる効果がある。
第１図はこの発明の一実施例によるデータ伝送装置の要
部のブロック図、第２図は第１図の動作概念説明図、第
３図は従来のデータ伝送装置の要部のブロック図であ
る。 図において、１は伝送路、２はデータ変換部、６はμ−
ｐ（マイクロプロセッサ）、７は２ポートメモリ、９は
アドレス制御部、１０はシステムバスである。
部のブロック図、第２図は第１図の動作概念説明図、第
３図は従来のデータ伝送装置の要部のブロック図であ
る。 図において、１は伝送路、２はデータ変換部、６はμ−
ｐ（マイクロプロセッサ）、７は２ポートメモリ、９は
アドレス制御部、１０はシステムバスである。
Claims (1)
- 【請求項１】伝送路を経て受信したブロックデータをシ
リアル・パラレル変換するデータ変換部と、前記データ
変換部で変換されたブロックデータのうち、正しいデー
タのみをホスト・コンピュータ側に転送するため２ポー
トメモリに転送制御指令を出力するマイクロプロセッサ
とを備えた高速データ伝送装置において、前記データ変
換部を経たブロックデータを直接前記２ポートメモリへ
格納し、該ブロックデータのエラー判別処理を実行する
前記マイクロプロセッサと、前記マイクロプロセッサに
よるチェック後のデータをホスト・コンピュータ側より
読み込むためシステムバスのアドレス信号を制御するア
ドレス制御部とを備えたことを特徴とする高速データ伝
送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097637A JPH0610798B2 (ja) | 1987-04-22 | 1987-04-22 | 高速デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097637A JPH0610798B2 (ja) | 1987-04-22 | 1987-04-22 | 高速デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263552A JPS63263552A (ja) | 1988-10-31 |
| JPH0610798B2 true JPH0610798B2 (ja) | 1994-02-09 |
Family
ID=14197655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097637A Expired - Lifetime JPH0610798B2 (ja) | 1987-04-22 | 1987-04-22 | 高速デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0610798B2 (ja) |
-
1987
- 1987-04-22 JP JP62097637A patent/JPH0610798B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263552A (ja) | 1988-10-31 |
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