JPH04249449A - プロセッサ間通信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の伝送路に接続さ
れるプロセッサにおいて、その伝送路を介して対向する
プロセッサ相互間で情報を授受するプロセッサ間通信制
御方式に関する。

【０００２】

【従来の技術】複数のプロセッサに機能および負荷を分
散したマルチプロセッサシステムでは、各プロセッサ相
互間に設けられた直列データ伝送路を介して種々の情報
を授受し、その情報に応じて各プロセッサ相互間におけ
る同期制御、処理の起動・停止制御、初期化その他の制
御が行われる。例えば、特定のプロセッサをマスタプロ
セッサとし、他の複数のプロセッサ（スレーブプロセッ
サ）にマスタプロセッサから送出される指令に応じた処
理を行わせるシステムでは、これらのプロセッサを共通
の直列データ伝送路上に配置し、個々のプロセッサに異
なるタイムスロットを割り付け、かつそのタイムスロッ
トを介してマスタプロセッサと各スレーブプロセッサと
の間で情報を直接授受するタイムディビジョンマルチプ
ルアクセス（ＴＤＭＡ）方式を採用したものがある。

【０００３】図９は、直列データ伝送路に接続される従
来のプロセッサの構成例を示す図である。図において、
プロセッサ（ＣＰＵ）９１は、アドレス・データバス９
２を介して、所定の情報を格納・保持する書き込み・読
み出しメモリ（ＲＡＭ）（以下、「ＲＡＭ」という。）
９３、直列データ伝送路９４とアドレス・データバス９
２との通信インタフェースをとる通信インタフェース部
９５およびプロセッサ９１に代わってＲＡＭ９３と通信
インタフェース部９５との間のデータ授受を行うダイレ
クトメモリアクセスコントローラ（ＤＭＡＣ）（以下、
「ＤＭＡコントローラ」という。）９６に接続される。 通信インタフェース部９５は、直列データ伝送路９４か
ら受信される直列受信データを直並列変換してアドレス
・データバス９２に送出する受信ポート９７と、アドレ
ス・データバス９２から与えられるデータを並直列変換
し、直列送信データとして直列データ伝送路９４に送出
する送信ポート９８とから構成される。また、直列デー
タ伝送路９４は、通信相手となる他のプロセッサに接続
される。

【０００４】このような構成のプロセッサでは、受信動
作の開始に際して、プロセッサ９１は、所定の制御情報
およびＲＡＭ９３上に配置される受信データのバッファ
領域のアドレスをＤＭＡコントローラ９６に設定し（図
９■）、かつ受信ポート９７に受信起動指令を発する（
図９■）。受信ポート９７は、所定長の直列受信データ
が受信されると、ＤＭＡコントローラ９６に受信完了信
号を逐次与える（図９■）。ＤＭＡコントローラ９６は
、その完了信号に応じて、上述の設定されたアドレスで
示されるＲＡＭ９３上の受信バッファ領域に、その受信
データを格納する（図■、■）。

【０００５】また、直列データ伝送路９４に送信を行う
場合には、プロセッサ９１は、送信すべきデータをＲＡ
Ｍ９３上の所定の領域に格納し（図９■）、さらに、そ
の領域のアドレスおよび所定の制御情報をＤＭＡコント
ローラ９６に設定し（図９■）、送信ポート９８に送信
起動指令を発する（図９■）。送信ポート９８は、その
起動指令に応じて、ＤＭＡコントローラ９６に送信デー
タの転送要求信号を送出する（図９■）。ＤＭＡコント
ローラ９６は、その要求信号に応じて送信ポート９８に
、上述の設定されたアドレスで示されるＲＡＭ９３の送
信バッファ領域から送信データを転送する（図９■）。 送信ポート９８は、このようにして与えられる送信デー
タを逐次直列送信データに変換して送信する。

【０００６】なお、このような送信・受信に伴う一連の
通信制御処理は、例えば、通信方式に応じたポーリング
動作、対向するプロセッサに送信動作の保留を要求する
ＲＮＲ（Ｒｅｃｅｉｖｅ　Ｎｏｔ　Ｒｅａｄｙ）のよう
な制御情報の授受についても、同様に行われる。

【０００７】

【発明が解決しようとする課題】ところで、このような
従来例構成のプロセッサでは、直列データ伝送路９４を
介して授受される全てのデータが、ＤＭＡコントローラ
９６によってＲＡＭ９３と通信インタフェース部９５と
の間でＤＭＡ転送され、そのデータ量が多い場合には、
アドレス・データバス９２がそのＤＭＡ転送に伴って頻
繁に占有されるために、実効的なソフトウエアの負荷と
なっていた。

【０００８】また、プロセッサ９１は、制御情報を受信
すると、これを解析し、その解析結果に応じた制御情報
あるいは次の送信データをＲＡＭ９３上に設定して送信
起動処理を行うが、このような処理は受信した情報（制
御情報）をそのまま返送する場合にも同様に行わなけれ
ばならず、ソフトウエアの負荷が大きくなる原因となっ
ていた。

【０００９】さらに、近年、単一のマスタプロセッサの
下に多くのスレーブプロセッサを配置して構成されるシ
ステムが多く、このようなシステムのマスタプロセッサ
では、各スレーブプロセッサと対向して授受すべき情報
の量が多いために、その通信制御に伴う処理量がプロセ
ッサに固有の処理量の大きな割合を占め、そのスループ
ットを著しく低下させる原因となっていた。

【００１０】本発明は、通信制御に伴うソフトウエアの
負荷を低減することができるプロセッサ間通信制御方式
を提供することを目的とする。

【００１１】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、伝送路を介して接続された
プロセッサと対向して授受される送信・受信データの生
成・処理を行うプロセッサ１１を備え、受信データを対
向するプロセッサに適宜返送するプロセッサ間通信制御
方式において、送受信データをそれぞれ格納する送信バ
ッファおよび受信バッファを含み、プロセッサ１１に優
先してアクセス可能なポートを有する記憶手段１３と、
そのポートを介して送信・受信データの格納語長毎にそ
のアクセスサイクルを二分してアクセスし、その一方の
サイクルには受信バッファの内容を送信バッファに逐次
転送し、他方のサイクルにはこれらのバッファと伝送路
との間で送信・受信データを逐次授受する制御手段１５
とを備えたことを特徴とする。

【００１２】

【作用】本発明は、制御手段１５が、伝送路から受信デ
ータを取り込み、記憶手段１３にその優先的にアクセス
可能なポートを介し、かつそのアクセスサイクルを上述
の受信データの格納語長毎に二分した一方のサイクルに
、そのデータを受信バッファに逐次格納する。さらに、
制御手段１５は、上述のポートのアクセスサイクルを同
様に格納語長毎に二分した他方のサイクルに、記憶手段
１３上の受信バッファの内容を送信バッファに順次転送
する。

【００１３】すなわち、受信データを格納語長毎に受信
バッファに格納する処理および返送すべき受信バッファ
の内容を送信バッファに転送する処理が、プロセッサ１
１と記憶手段１３とを接続するポートを介さずに制御手
段１５によって自動的に行われるので、プロセッサ１１
の通信制御に伴うソフトウエアの負荷が低減される。

【００１４】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図２は、本発明の一実施例を示す図
である。図において、図９に示すものとその構成および
機能が同じものについては、同じ参照番号を付与して表
し、ここでは、その説明を省略する。

【００１５】本発明の特徴とする構成は、ＲＡＭ９３に
代えて、プロセッサ９１から直接アクセス可能な第一の
ポートと、そのポートより優先的に応答し、かつ同じイ
ンタフェース条件でアクセス可能な第二のポートとを有
するデュアルポートＲＡＭを用いて、受信データを格納
する受信ＲＡＭ２１および送信データを格納する送信Ｒ
ＡＭ２２を設け、さらに、ＤＭＡコントローラ９６に代
えて、これらのＲＡＭと直列データ伝送路９４との間の
送信・受信データの授受および転送制御を上述の第二の
ポートを介して行うために必要な制御を行うフレームカ
ウンタ２３、送信ポインタ２４、受信ポインタ２５、転
送ポインタ２６、アドレスセレクタ２７、トライステー
トバッファゲート２８およびラッチ回路２９を設けた点
にある。

【００１６】すなわち、アドレス・データバス９２は、
受信ＲＡＭ２１、送信ＲＡＭ２２の第一ポートと、送信
ポインタ２４、受信ポインタ２５、転送ポインタ２６お
よび検定回路３０とに接続される。一方、受信ＲＡＭ２
１および送信ＲＡＭ２２の第二ポートについては、受信
ＲＡＭ２１のデータ端子は、直並列変換回路３３の出力
に接続され、かつトライステートバッファゲート２８を
介して送信ＲＡＭ２２のデータ端子および並直列変換回
路３２の入力に接続される。直並列変換手段３３の入力
は直列データ伝送路９４の上り（下り）回線を介して対
向するプロセッサに接続され、かつ検定回路３０の検定
データ入力に接続される。並直列変換手段３２の出力は
、直列データ伝送路９４の下り（上り）回線を介して対
向するプロセッサに接続される。

【００１７】受信ＲＡＭ２１の下位アドレスはフレーム
カウンタ２３からラッチ回路２９を介して与えられ、送
信ＲＡＭ２２の下位アドレスはフレームカウンタ２３か
ら直接与えられる。受信ＲＡＭ２１の上位アドレスは受
信ポインタ２５からラッチ回路２９を介して与えられ、
かつそのアドレスは検定回路３０のアドレス端子にも与
えられる。送信ＲＡＭ２２の上位アドレスは、送信ポイ
ンタ２４および転送ポインタ２６からそれらの出力を択
一的に選択するセレクタ２７を介して与えられる。

【００１８】デコーダ３１は、送信・受信動作の完了タ
イミングの基準となる信号ＴＭＧを送信ポインタ２４、
転送ポインタ２６および検定回路３０に与える。送信ポ
インタ２４は送信完了割り込み信号をプロセッサ９１に
与え、転送ポインタ２６は転送完了割り込み信号をプロ
セッサ９１に与え、検定回路３０は受信完了割り込み信
号をプロセッサ９１に与える。フレームカウンタ２３の
カウント値をデコードするデコーダ３１は、そのデコー
ド結果に応じて、受信ＲＡＭ２１、送信ＲＡＭ２２の第
二ポートに対応した読み出し・書き込み制御信号（チッ
プセレクト信号を含む）と、並直列変換手段３２、直並
列変換手段３３およびセレクタ２７にその動作モードお
よび動作タイミングを決定する信号を与える。

【００１９】送信ポインタ２４、受信ポインタ２５、転
送ポインタ２６には、プロセッサ９１から所定の書き込
み制御信号が与えられる。なお、受信ＲＡＭ２１、送信
ＲＡＭ２２の第一ポートに対応するチップセレクト端子
には、アドレス・データバス９２の上位ビットのデコー
ド結果に応じた書き込み・読み出し信号（チップセレク
ト信号を含む。）が与えられる。

【００２０】ところで、本実施例と図１に示すブロック
図との対応関係については、プロセッサ９１はプロセッ
サ１１に対応し、送信ＲＡＭ２１および受信ＲＡＭ２２
は記憶手段１３に対応し、フレームカウンタ２３、送信
ポインタ２４、受信ポインタ２５、転送ポインタ２６、
セレクタ２７、検定回路３０、トライステートバッファ
ゲート２８、ラッチ回路２９、デコーダ３１、並直列変
換回路３２および直並列変換回路３３は、制御手段１５
に対応する。

【００２１】本実施例では、プロセッサ間通信方式とし
て全二重のＴＤＭＡが採用され、４台のプロセッサが直
列データ伝送路９４上に配置される。図３は、本実施例
のフレーム構成を示す図である。図４は、受信ＲＡＭ上
のバッファ構成とその参照方法を説明する図である。図
５は、受信ＲＡＭの第二ポートの動作タイミングチャー
トである。

【００２２】以下、図２〜図５を参照して、本実施例の
受信動作について説明する。直列データ伝送路９４を介
して授受されるデータは、図３に示すように、各プロセ
ッサに固定的に割りつけられた４個のタイムスロットで
構成され、各タイムスロットは　２５６バイト長の情報
から構成される。フレームカウンタ２３は、このような
フレーム構成に応じて、フレーム毎にビット単位のカウ
ント動作を行う。デコーダ３１は、そのカウント値をデ
コードし、各フレームの先頭（図３■）、本実施例回路
のプロセッサ９１に割り付けられたタイムスロット（こ
こでは、第三のタイムスロットＴＳ２Ｘとする。）の先
頭（図３■）、そのタイムスロットを構成する直列受信
データ（直列送信データ）の各ビットの取り込みその他
に対応するタイミング信号を生成する。ここに、添え番
号「Ｘ　」は各フレームに対応する添え番号を示す。

【００２３】直列データ伝送路９４から直列受信データ
を受信する場合には、プロセッサ９１は、受信ＲＡＭ２
１上に配置された受信バッファ領域の内、使用可能なも
のを選択し、その領域を示すポインタの値（例えば、「
ａｘｘｘ」とする。）を受信ポインタ２５に設定し（図
２■、図４■）、受信ポインタ２５はその値を検定回路
３０に通知する。この設定値は上位アドレスとして受信
ＲＡＭ２１の第二ポートに与えられる（図２■）。 検定回路３０では、対応するフレームにおいて直列デー
タ伝送路９４から受信される直列受信データの有効・無
効判定を開始する。

【００２４】一方、フレームカウンタ２３は、上述のカ
ウント動作に基づき、例えば、受信ＲＡＭ２１に受信デ
ータが１バイト（以下、「語長」という。）単位で格納
される場合には、受信ＲＡＭ２１の下位アドレスとして
、そのカウント値の下位３ビット（語長に対応する。）
を除く上位ビットを与える（図２■、図４■）。 デコーダ３１は、上述のデコード結果に応じて、直並列
変換手段３３に直列受信データをそのビット毎に取り込
むタイミングを与え（図２■）、さらに上述の語長の区
切りを認識して受信ＲＡＭ２１に書き込み指令を発する
（図２■）。受信ＲＡＭ２１は、図４に点線で示すよう
に、その指令に応じて上述の第二ポートに与えられた上
・下位アドレスに対応する受信バッファ領域４１１　〜
４１３　に、直並列変換回路３３から得られる並列の受
信データを順次格納する（図４■）。デコーダ３１は、
このような受信データの格納動作が語長毎に反復された
後にフレーム（割り当てられたタイムスロット）の終了
を認識すると、タイミング信号ＴＭＧを検定回路３０に
送出する。検定回路３０は、そのタイミング信号ＴＭＧ
が与えられるまでに受信された全ビットの論理レベルが
一定でなければそのデータを有効と判断し、受信起動時
に通知された受信バッファ領域のポインタに対応する受
信完了割り込み信号ＩＲＱｎ　を送出する。ここに、「
ｎ」は、使用された受信バッファ領域４１１　〜４１３
　の添え番号「１　」〜「３　」に対応する。プロセッ
サ９１は、この割り込み信号に応じて、対応する受信Ｒ
ＡＭ２１上の受信データを処理する。

【００２５】また、受信ＲＡＭ２１のメモリアクセスサ
イクルは、図５に示すように、語長（バイト）毎に二分
され（図５■、■）、受信データに含まれる各語の格納
動作は、その語を構成する最終ビットが受信された後の
タイミングに行われる（図５■）。図６は、送信ＲＡＭ
上のバッファ構成とその参照方法を示す図である。

【００２６】図７は、送信ＲＡＭの第二ポートの動作タ
イミングチャートである。以下、図２、図６および図７
を参照して、直列データ伝送路９４に対する送信動作を
説明する。プロセッサ９１は、図６に示すように、送信
ＲＡＭ２２上に所定サイズで配置された送信バッファ領
域６１１　〜６１３　の内、使用可能なもの（ここでは
、送信バッファ領域６１１　とする。）を選択し、その
領域に送信すべきデータを格納する。さらに、プロセッ
サ９１は、その領域を示すポインタの値（＝ｐｘｘｘ）
を送信ポインタ２４に設定する（図２■、図６■）。こ
の設定値は、送信ＲＡＭ２２の上位アドレスとして用い
られる（図２■）。

【００２７】一方、フレームカウンタ２３は、そのカウ
ント動作に基づき、例えば、送信ＲＡＭ２２の語長が受
信ＲＡＭ２１と同じ場合には、上述の上位アドレスに連
なる下位アドレスとして、そのカウント値の下位３ビッ
ト（語長に対応する。）を除く上位ビットを送信ＲＡＭ
２２に与える（図２■、図６■）。デコーダ３１は、そ
のデコード結果に応じて、上述の語長の区切りを認識し
て送信ＲＡＭ２２に送信データの読み出し指令を発する
（図２■）。送信ＲＡＭ２２は、図６に点線で示すよう
に、その第二ポートに与えられた上・下位アドレスに対
応する送信バッファ領域６１１　〜６１３　から順次送
信データを読出し（図４■）、並直列変換回路３２に与
える。並直列変換回路３２は、デコータ３１から与えら
れる制御信号（図２■）に応じて、その送信データをビ
ット毎に直列データ伝送路９４に送出する。また、デコ
ーダ３１は、このような送信データの読出動作がタイム
スロット長（＝２５６　バイト）分反復するとフレーム
（割り当てられたタイムスロット）の終了を認識し、タ
イミング信号ＴＭＧを送信ポインタ２４に送出する。送
信ポインタ２４は、そのタイミング信号ＴＭＧに応じて
、送信起動時に設定された送信バッファ領域に対応する
送信完了割り込み信号ＩＲＱｎ　を送出する。ここに、
「ｎ」は、使用された受信バッファ領域４１１　〜４１
３　の添え番号「１　」〜「３　」に対応する。プロセ
ッサ９１は、この割り込み信号に応じて、対応する送信
データの送信完了を認識する。

【００２８】また、送信ＲＡＭ２２のメモリアクセスサ
イクルは、二分され（図７■、■）、上述のような送信
データに含まれる各語の書き込みは、図７に示すように
、各語（送信データ）が与えられた直後のタイミングに
行われる（図７■）。ところで、プロセッサ９１は、上
述の受信完了割り込みＩＲＱｎ　に応じて起動される処
理において、受信されたデータを解析し、必要な処理を
施した後に、その割り込み要求に対応する割り込み要求
開放レジスタに所定の制御語を書き込む。

【００２９】図８は、割り込み要求開放レジスタの構成
を示す図である。図において、割り込み要求開放レジス
タは、プロセッサ９１から見ると、各受信バッファ領域
に対応した個別の領域から構成されるが、物理的には転
送ポインタ２６および検定回路３０に分散・重複して配
置される。また、書き込むべき制御語は、最上位ビット
Ｄ７に配置された返送制御ビットとその下位ビットＤ６
〜Ｄ０に配置された転送ポインタ値から構成される。

【００３０】以下、図２〜図８を参照して、受信データ
をそのまま送信ＲＡＭに転送し、対向するプロセッサに
返送する動作を説明する。検定回路３０は、上述の割り
込み要求開放レジスタに対する書き込み動作に応じて、
単に対応する割り込み信号を非アクティブのレベルに復
旧させる。転送ポインタ２６では、返送制御ビットの論
理が「０」であると対応する受信データを返送する必要
が無いと認識して何ら新たなポインタ値を設定しないが
、返送制御ビットの論理が「１」であると同時に与えら
れた転送ポインタ値（図８に示す例では、「０００００
０１　」）を保持する（図６■）。このとき、受信ポイ
ンタ２５の設定値は受信開始時と同じ値に保持されてい
るので、デコーダ３１は、返送すべきデータを受信ＲＡ
Ｍ２１から送信ＲＡＭ２２に転送するために、各部に所
定の制御信号を送出する。

【００３１】例えば、図３■のタイミングに与えられた
受信完了割り込み信号ＩＲＱ１　に応じて、割り込み要
求開放レジスタに制御語「１００００００１」が書き込
まれた場合には、次のフレームの同一タイムスロットの
先頭タイミング（図３■）を起点として、受信ポインタ
２５から与えられる上位アドレスとフレームカウンタ２
３から与えられる下位アドレスとに応じて、受信ＲＡＭ
２１には前フレームにおける受信動作時と同じアドレス
が指定され、受信データが順次読み出される（図５■）
。トライステートバッファゲート２８は、二分された受
信ＲＡＭ２１のメモリサイクル（図５■、■）に対応し
て、直並列変換回路３３と交互にトライステート状態に
設定され、受信ＲＡＭ２１と直並列変換回路３３との間
で送信ＲＡＭに与えるデータを切り換える。

【００３２】送信ＲＡＭ２２では、図６に示すように、
このような受信ＲＡＭ２１の読出動作に連動して、転送
ポインタ２６から与えられる上位アドレスとフレームカ
ウンタ２３から与えられる下位アドレスとに応じて、上
述の制御語で示される転送ポインタ値に対応した送信バ
ッファ領域６１１　に、受信ＲＡＭ２１から順次読み出
された受信データを書き込み、保持する（図７■）。な
お、送信ＲＡＭ２２に与えられる上位アドレスはセレク
タ２７を介して与えられ、図７■、■に示すように二分
されたメモリサイクルに対応してデコーダ３１から出力
される選択信号ＳＥＬに応じて、送信ポインタ２４の出
力と転送ポインタ２６の出力とが交互に切替えられる。

【００３３】プロセッサ９１は、上述の手順にしたがっ
て返送すべきデータを受信ＲＡＭ２１から送信ＲＡＭ２
２に転送する動作の開始制御を行い、転送ポインタ２６
から出力される転送完了割り込み信号に応じて、その転
送動作の完了を認識する。なお、この割り込み信号は、
プロセッサ９１では転送時に使用された受信ＲＡＭ２１
と送信ＲＡＭ２２との各バッファ領域が自明であるから
、単一である。

【００３４】ところで、このような受信ＲＡＭ２１から
送信ＲＡＭ２２に対する受信データの転送動作は、受信
ＲＡＭ２１ではそのメモリサイクルの前半（図５■）に
行われ、送信ＲＡＭ２２ではそのメモリサイクルの後半
（図７■）に行われる。ラッチ回路２９は、直列データ
伝送路上で直列受信データと直列送信データとのタイミ
ングを一致させ、フレームアライナ（位相補正器）を用
いずに直列データ伝送路の縦続接続を可能するために、
受信ＲＡＭ２１に上述のタイミング差（０．５　ビット
分に相当する時間）だけ遅延させてアドレスを与える。

【００３５】さらに、送信ＲＡＭ２２の書き込み信号（
図７■）は、先行する受信完了割り込み信号に応じて与
えられた割り込み要求開放レジスタの返送制御ビット（
＝１）に応じて、次フレームにおいてプロセッサ９１に
割り付けられたタイムスロットに対応して生成される（
図７■）。なお、受信ＲＡＭ２１の読み出し信号（図５
■）は、送信ＲＡＭ２２の書き込み信号と同じ方法によ
り生成できるが、デコーダ３１の出力に応じてプロセッ
サ９１に割り付けられたタイムスロットの期間中連続し
てアクティブレベルを与えてもよい。

【００３６】このように、本実施例によれば、直列デー
タ伝送路を介する送信・受信動作および受信データの返
送に伴う送・受信バッファ間のブロック転送の動作が、
専用のハードウエアを用いてプロセッサのアドレス・デ
ータバスを占有せずに行われるので、プロセッサ間通信
の通信制御に伴うソフトウエアの負荷が軽減される。な
お、本実施例では、受信バッファ領域４１１　〜４１２
　および送信バッファ領域６１１　〜６１２　の内、空
領域の捕捉処理については、原則として、ペンディング
となっている受信割り込み要求および送信割り込み要求
に対応するバッファ領域を除き、例えば、受信バッファ
領域については受信バッファ領域４１１　→４１２　→
４１３　の順で優先的に使用可能なものを捕捉する優先
順位決定法に従って行われるが、このような方法に限定
されるものではなく、例えば、送信・受信バッファ領域
の捕捉・選定の方法については、その面数、応答性、保
守性その他に応じて、例えば、循環選択方式を採用して
もよい。しかし、返送データの転送先となる送信バッフ
ァ領域の決定その他についてはプロセッサ９１による選
定を優先して行われる。

【００３７】また、本実施例では、返送データを送信Ｒ
ＡＭ２２に転送するときにも受信ポインタ２５の出力か
ら受信ＲＡＭ２１の上位アドレスを与えているが、この
転送動作と並行して他の直列受信データを受信する場合
には、返送データを格納する送信バッファ領域を示すポ
インタ値を保持するレジスタを追加し、セレクタ２７と
連動してその追加されたポインタの出力と受信ポインタ
２５の出力とを切り換えるセレクタを付加してもよい。

【００３８】さらに、受信ＲＡＭ２１から送信ＲＡＭ２
２に返送データを転送するタイミングについては、次フ
レームにおけるプロセッサ９１に割り付けられたタイム
スロットに限定されるものではなく、例えば、他のプロ
セッサに割り付けられたタイムスロットのタイミングに
並行して行ってもよい。また、本実施はＴＤＭＡによる
プロセッサ間通信の一例であるが、通信方式については
これに限定されず、本発明は、例えば、２台のプロセッ
サが一対向で通信する場合にも適用可能である。さらに
、伝送路の構成についても、本実施例に限定されるもの
ではなく、例えば、リング状に形成した場合にも適用可
能である。

【００３９】

【発明の効果】以上説明したように本発明は、受信デー
タを受信バッファに格納する処理および受信バッファに
格納された返送データを送信バッファに設定する処理が
、プロセッサと並行して記憶手段にアクセス可能な個別
のポートを介して、制御手段によって自動的に行うこと
が可能となるので、プロセッサでは通信制御に伴うソフ
トウエアの負荷が低減される。

【００４０】したがって、プロセッサ間通信における応
答性が向上し、かつプロセッサのスループットを高める
ことができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示す図である。

【図３】本実施例のフレーム構成を示す図である。

【図４】受信ＲＡＭ上のバッファ構成とその参照方法を
説明する図である。

【図５】受信ＲＡＭの第二ポートの動作タイミングチャ
ートである。

【図６】送信ＲＡＭ上のバッファ構成とその参照方法を
説明する図である。

【図７】送信ＲＡＭの第二ポートの動作タイミングチャ
ートである。

【図８】割り込み要求開放レジスタの構成を示す図であ
る。

【図９】直列データ伝送路に接続される従来のプロセッ
サの構成例を示す図である。

【符号の説明】

１１　　プロセッサ １３　　記憶手段 １５　　制御手段 ２１　　受信ＲＡＭ ２２　　送信ＲＡＭ ２３　　フレームカウンタ ２４　　送信ポインタ ２５　　受信ポインタ ２６　　転送ポインタ ２７　　セレクタ ２８　　トライステートバッファゲート２９　　ラッチ
回路 ３０　　検定回路 ３１　　デコーダ ３２　　並直列変換回路 ３３　　直並列変換回路 ４１１　〜４１３　　　受信バッファ領域６１１　〜６
１３　　　送信バッファ領域９１　　プロセッサ（ＣＰ
Ｕ） ９２　　アドレス・データバス ９３　　書き込み・読み出しメモリ（ＲＡＭ）９４　　
直列データ伝送路 ９５　　通信インタフェース部 ９６　　ＤＭＡコントローラ（ＤＭＡＣ）９７　　受信
ポート ９８　　送信ポート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　伝送路を介して接続されたプロセッサ
   と対向して授受される送信・受信データの生成・処理を
   行うプロセッサ（１１）を備え、前記受信データを前記
   対向するプロセッサに適宜返送するプロセッサ間通信制
   御方式において、前記送信・受信データをそれぞれ格納
   する送信バッファおよび受信バッファを含み、前記プロ
   セッサ（１１）に優先してアクセスが可能なポートを有
   する記憶手段（１３）と、そのポートを介して前記送信
   ・受信データの格納語長毎にそのアクセスサイクルを二
   分してアクセスし、その一方のサイクルには前記受信バ
   ッファの内容を前記送信バッファに逐次転送し、他方の
   サイクルにはこれらのバッファと前記伝送路との間で前
   記送信・受信データを逐次授受する制御手段（１５）と
   を備えたことを特徴とするプロセッサ間通信制御方式。