JPH04288654A - データ伝送方式 - Google Patents
データ伝送方式Info
- Publication number
- JPH04288654A JPH04288654A JP7707291A JP7707291A JPH04288654A JP H04288654 A JPH04288654 A JP H04288654A JP 7707291 A JP7707291 A JP 7707291A JP 7707291 A JP7707291 A JP 7707291A JP H04288654 A JPH04288654 A JP H04288654A
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- JP
- Japan
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- port ram
- cpus
- cpu
- way port
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- Withdrawn
Links
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- 238000000034 method Methods 0.000 claims description 7
- 230000002457 bidirectional effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、２つのＣＰＵ間に於け
るデータの伝送方式に関する。
るデータの伝送方式に関する。
【０００２】
【従来の技術】図３に示すように、従来のデータ伝送方
式は、第１及び第２のＣＰＵ３０１，３０２と、第１及
び第２のＣＰＵ３０１及び３０２の間に介在してデータ
を格納する２方向ポートＲＡＭ３０３と、第１及び第２
のＣＰＵ３０１及び３０２からの第１及び第２のアドレ
ス・データバス３０４，３０５と、２方向ポートＲＡＭ
３０３に於てアドレスが重なった時にのみビジー（ＢＵ
ＳＹ）信号が出力される第１及び第２のビジー信号線３
０６，３０７とを有している。
式は、第１及び第２のＣＰＵ３０１，３０２と、第１及
び第２のＣＰＵ３０１及び３０２の間に介在してデータ
を格納する２方向ポートＲＡＭ３０３と、第１及び第２
のＣＰＵ３０１及び３０２からの第１及び第２のアドレ
ス・データバス３０４，３０５と、２方向ポートＲＡＭ
３０３に於てアドレスが重なった時にのみビジー（ＢＵ
ＳＹ）信号が出力される第１及び第２のビジー信号線３
０６，３０７とを有している。
【０００３】第１のＣＰＵ３０１で処理したデータを第
２のＣＰＵ３０２に伝送する場合、第１のＣＰＵ３０１
は第１のアドレス・データバス３０４を介して２方向ポ
ートＲＡＭ３０３に処理結果を格納する。第２のＣＰＵ
３０２は第２のアドレス・データバス３０５を介して２
方向ポートＲＡＭ３０３に格納されている第１のＣＰＵ
３０１からのデータを取り込むことでデータの伝送を行
なっている。第１及び第２のＣＰＵ３０１，３０２は非
同期で２方向ポートＲＡＭ３０３をアクセスするので、
アクセスされたアドレスが重なった場合、第１のビジー
信号線３０６または第２のビジー信号線３０７を介して
ビジー信号が出力され、どちらかのＣＰＵの処理が停止
するようにしている。これにより、アドレスがかち合っ
ても、誤った伝送が行われないようになっている。
２のＣＰＵ３０２に伝送する場合、第１のＣＰＵ３０１
は第１のアドレス・データバス３０４を介して２方向ポ
ートＲＡＭ３０３に処理結果を格納する。第２のＣＰＵ
３０２は第２のアドレス・データバス３０５を介して２
方向ポートＲＡＭ３０３に格納されている第１のＣＰＵ
３０１からのデータを取り込むことでデータの伝送を行
なっている。第１及び第２のＣＰＵ３０１，３０２は非
同期で２方向ポートＲＡＭ３０３をアクセスするので、
アクセスされたアドレスが重なった場合、第１のビジー
信号線３０６または第２のビジー信号線３０７を介して
ビジー信号が出力され、どちらかのＣＰＵの処理が停止
するようにしている。これにより、アドレスがかち合っ
ても、誤った伝送が行われないようになっている。
【０００４】
【発明が解決しようとする課題】このように、従来のデ
ータ伝送方式では、第２のＣＰＵ３０２がデータを読み
出さないうちに第１のＣＰＵ３０１が新たなデータを書
き込む可能性がある為、データ変化が速く一度でもデー
タの伝送に失敗すると誤動作してしまうものには適用で
きないという欠点がある。また、２つのＣＰＵが各々非
同期で２方向ポートＲＡＭ３０３をアクセスするので、
アドレスが重なった場合、片側のＣＰＵが処理を停止し
なければならず、処理時間が遅くなるという問題点があ
る。
ータ伝送方式では、第２のＣＰＵ３０２がデータを読み
出さないうちに第１のＣＰＵ３０１が新たなデータを書
き込む可能性がある為、データ変化が速く一度でもデー
タの伝送に失敗すると誤動作してしまうものには適用で
きないという欠点がある。また、２つのＣＰＵが各々非
同期で２方向ポートＲＡＭ３０３をアクセスするので、
アドレスが重なった場合、片側のＣＰＵが処理を停止し
なければならず、処理時間が遅くなるという問題点があ
る。
【０００５】本発明の目的は、２つのＣＰＵ間のデータ
伝送を確実かつ高速に行なうことができるデータ伝送方
式を提供することにある。
伝送を確実かつ高速に行なうことができるデータ伝送方
式を提供することにある。
【０００６】
【課題を解決するための手段】本発明のデータ伝送方式
は、第１及び第２のＣＰＵと、該第１及び第２のＣＰＵ
の間に介在してデータを格納する２方向ポートＲＡＭと
を有し、前記第１及び第２のＣＰＵ間に於けるデータの
伝送を行なう方式において、前記第１及び第２のＣＰＵ
へ各々異なるタイミングでそれぞれ第１及び第２の割り
込み信号を発生する制御回路を有し、前記第１及び第２
のＣＰＵはそれぞれ前記第１及び第２の割り込み信号を
トリガーとして前記２方向ポートＲＡＭへのアクセスを
行なうことを特徴とする。
は、第１及び第２のＣＰＵと、該第１及び第２のＣＰＵ
の間に介在してデータを格納する２方向ポートＲＡＭと
を有し、前記第１及び第２のＣＰＵ間に於けるデータの
伝送を行なう方式において、前記第１及び第２のＣＰＵ
へ各々異なるタイミングでそれぞれ第１及び第２の割り
込み信号を発生する制御回路を有し、前記第１及び第２
のＣＰＵはそれぞれ前記第１及び第２の割り込み信号を
トリガーとして前記２方向ポートＲＡＭへのアクセスを
行なうことを特徴とする。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１に本発明の一実施例によるデータ伝送
方式を示す。本実施例によるデータ伝送方式は、第１及
び第２のＣＰＵ１０１，１０２と、２方向ポートＲＡＭ
１０３と、制御回路１０４と、第１及び第２の１方向Ｒ
ＡＭ１０５，１０６と、第１及び第２のアドレス・デー
タバス１０７，１０８と、第１及び第２の割り込み信号
線１０９，１１０と、を有する。
て説明する。図１に本発明の一実施例によるデータ伝送
方式を示す。本実施例によるデータ伝送方式は、第１及
び第２のＣＰＵ１０１，１０２と、２方向ポートＲＡＭ
１０３と、制御回路１０４と、第１及び第２の１方向Ｒ
ＡＭ１０５，１０６と、第１及び第２のアドレス・デー
タバス１０７，１０８と、第１及び第２の割り込み信号
線１０９，１１０と、を有する。
【０００８】２方向ポートＲＡＭ１０３は第１及び第２
のＣＰＵ１０１，１０２からの処理データを保存する。 第１及び第２の１方向ＲＡＭ１０５，１０６はそれぞれ
第１及び第２のＣＰＵ１０１，１０２からの出力データ
を一時的に保存する。制御回路１０４は第１及び第２の
ＣＰＵ１０１，１０２に対してそれぞれ第１及び第２の
割り込み信号を第１及び第２の割り込み信号線１０９，
１１０を介して出力する。
のＣＰＵ１０１，１０２からの処理データを保存する。 第１及び第２の１方向ＲＡＭ１０５，１０６はそれぞれ
第１及び第２のＣＰＵ１０１，１０２からの出力データ
を一時的に保存する。制御回路１０４は第１及び第２の
ＣＰＵ１０１，１０２に対してそれぞれ第１及び第２の
割り込み信号を第１及び第２の割り込み信号線１０９，
１１０を介して出力する。
【０００９】図２に、第１及び第２のＣＰＵ１０１，１
０２への第１及び第２の割り込み信号と２方向ポートＲ
ＡＭ１０３への入出力タイミングを示している。制御回
路１０４は第１及び第２のＣＰＵ１０１，１０２に対し
てそれぞれ第１及び第２の割り込み信号を第１及び第２
の割り込み信号線１０９，１１０を介して出力しており
、図２はそのタイミングを示している。図２に示される
ように、第１及び第２の割り込み信号の発生周期（間隔
）は互いに等しいが、立ち上がりのタイミングがお互い
に重ならないようになっている。第１及び第２のＣＰＵ
１０１，１０２は、それぞれ第１及び第２の割り込み信
号の入力があると、２方向ポートＲＡＭ１０３をアクセ
スし、第１及び第２の１方向ＲＡＭ１０５，１０６に格
納されている第１及び第２の出力データを２方向ポート
ＲＡＭ１０３に転送したり、２方向ポートＲＡＭ１０３
からの第１及び第２の入力データを第１及び第２の１方
向ＲＡＭ１０５，１０６に転送する。
０２への第１及び第２の割り込み信号と２方向ポートＲ
ＡＭ１０３への入出力タイミングを示している。制御回
路１０４は第１及び第２のＣＰＵ１０１，１０２に対し
てそれぞれ第１及び第２の割り込み信号を第１及び第２
の割り込み信号線１０９，１１０を介して出力しており
、図２はそのタイミングを示している。図２に示される
ように、第１及び第２の割り込み信号の発生周期（間隔
）は互いに等しいが、立ち上がりのタイミングがお互い
に重ならないようになっている。第１及び第２のＣＰＵ
１０１，１０２は、それぞれ第１及び第２の割り込み信
号の入力があると、２方向ポートＲＡＭ１０３をアクセ
スし、第１及び第２の１方向ＲＡＭ１０５，１０６に格
納されている第１及び第２の出力データを２方向ポート
ＲＡＭ１０３に転送したり、２方向ポートＲＡＭ１０３
からの第１及び第２の入力データを第１及び第２の１方
向ＲＡＭ１０５，１０６に転送する。
【００１０】次に、第１のＣＰＵ１０１から第２のＣＰ
Ｕ１０２へデータを伝送する場合の動作について図１及
び図２を参照して説明する。第１のＣＰＵ１０１は、第
１の割り込み信号が入らない間は通常の処理を行ない、
処理結果のうち第２のＣＰＵ１０２へ伝送すべきデータ
を第１の１方向ＲＡＭ１０５へ一時的に格納する。図２
の２０１に示すタイミングで第１のＣＰＵ１０１へ第１
の割り込み信号が入ると、２０２で示すタイミングで第
１の１方向ＲＡＭ１０５に格納されている処理結果を２
方向ポートＲＡＭ１０３へ転送する。第２のＣＰＵ１０
２は、第２の割り込み信号が入らない間は通常の処理を
行なっているが、図２の２０３に示すタイミングで第２
のＣＰＵ１０２へ第２の割り込み信号が入ると、２０４
で示すタイミングで２方向ポートＲＡＭ１０３に格納さ
れているデータ（第１のＣＰＵ１０１の処理結果）を第
２の１方向ＲＡＭ１０６へ転送する。転送処理が終了し
てから、第２のＣＰＵ１０２は、第２の１方向ＲＡＭ１
０６に格納されたデータを使用して通常の処理を行なう
。第２のＣＰＵ１０２から第１のＣＰＵ１０１へデータ
を伝送する場合の動作も同様である。
Ｕ１０２へデータを伝送する場合の動作について図１及
び図２を参照して説明する。第１のＣＰＵ１０１は、第
１の割り込み信号が入らない間は通常の処理を行ない、
処理結果のうち第２のＣＰＵ１０２へ伝送すべきデータ
を第１の１方向ＲＡＭ１０５へ一時的に格納する。図２
の２０１に示すタイミングで第１のＣＰＵ１０１へ第１
の割り込み信号が入ると、２０２で示すタイミングで第
１の１方向ＲＡＭ１０５に格納されている処理結果を２
方向ポートＲＡＭ１０３へ転送する。第２のＣＰＵ１０
２は、第２の割り込み信号が入らない間は通常の処理を
行なっているが、図２の２０３に示すタイミングで第２
のＣＰＵ１０２へ第２の割り込み信号が入ると、２０４
で示すタイミングで２方向ポートＲＡＭ１０３に格納さ
れているデータ（第１のＣＰＵ１０１の処理結果）を第
２の１方向ＲＡＭ１０６へ転送する。転送処理が終了し
てから、第２のＣＰＵ１０２は、第２の１方向ＲＡＭ１
０６に格納されたデータを使用して通常の処理を行なう
。第２のＣＰＵ１０２から第１のＣＰＵ１０１へデータ
を伝送する場合の動作も同様である。
【００１１】
【発明の効果】以上説明したように本発明によれば、第
１及び第２のＣＰＵの２方向ポートＲＡＭへの入出力タ
イミングが制御回路で制御されているので、第１のＣＰ
Ｕと第２のＣＰＵとの間のデータ伝送を確実かつ高速に
行なうことができる。また、第１及び第２のＣＰＵの２
方向ポートＲＡＭへの入出力タイミングが重なることが
ないので、ビジー信号による処理時間の遅延がなくなる
という効果もある。
１及び第２のＣＰＵの２方向ポートＲＡＭへの入出力タ
イミングが制御回路で制御されているので、第１のＣＰ
Ｕと第２のＣＰＵとの間のデータ伝送を確実かつ高速に
行なうことができる。また、第１及び第２のＣＰＵの２
方向ポートＲＡＭへの入出力タイミングが重なることが
ないので、ビジー信号による処理時間の遅延がなくなる
という効果もある。
【図１】本発明の一実施例によるデータ伝送方式を示す
ブロック図である。
ブロック図である。
【図２】図１に示した実施例の動作を説明するためのタ
イミング図である。
イミング図である。
【図３】従来のデータ伝送方式を示すブロック図である
。
。
１０１，１０２ ＣＰＵ
１０３ ２方向ポートＲＡＭ
１０４ 制御回路
１０５，１０６ １方向ポートＲＡＭ１０７，１０８
アドレス・データバス１０９，１１０ 割り込み
信号線
アドレス・データバス１０９，１１０ 割り込み
信号線
Claims (2)
- 【請求項１】 第１及び第２のＣＰＵと、該第１及び
第２のＣＰＵの間に介在してデータを格納する２方向ポ
ートＲＡＭとを有し、前記第１及び第２のＣＰＵ間に於
けるデータの伝送を行なう方式において、前記第１及び
第２のＣＰＵへ各々異なるタイミングでそれぞれ第１及
び第２の割り込み信号を発生する制御回路を有し、前記
第１及び第２のＣＰＵはそれぞれ前記第１及び第２の割
り込み信号をトリガーとして前記２方向ポートＲＡＭへ
のアクセスを行なうことを特徴とするデータ伝送方式。 - 【請求項２】 前記第１のＣＰＵと前記２方向ポート
ＲＡＭとの間には、第１の割り込み信号が発生するタイ
ミングの間に転送すべき前記第１のＣＰＵの処理結果を
一時的に格納する第１の１方向ポートＲＡＭが設けられ
、前記第２のＣＰＵと前記２方向ポートＲＡＭとの間に
は、第２の割り込み信号が発生するタイミングの間に転
送すべき前記第２のＣＰＵの処理結果を一時的に格納す
る第２の１方向ポートＲＡＭが設けられている請求項１
に記載のデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7707291A JPH04288654A (ja) | 1991-03-18 | 1991-03-18 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7707291A JPH04288654A (ja) | 1991-03-18 | 1991-03-18 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288654A true JPH04288654A (ja) | 1992-10-13 |
Family
ID=13623592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7707291A Withdrawn JPH04288654A (ja) | 1991-03-18 | 1991-03-18 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288654A (ja) |
-
1991
- 1991-03-18 JP JP7707291A patent/JPH04288654A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |