JPS6363940B2 - - Google Patents
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- Publication number
- JPS6363940B2 JPS6363940B2 JP58104243A JP10424383A JPS6363940B2 JP S6363940 B2 JPS6363940 B2 JP S6363940B2 JP 58104243 A JP58104243 A JP 58104243A JP 10424383 A JP10424383 A JP 10424383A JP S6363940 B2 JPS6363940 B2 JP S6363940B2
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- JP
- Japan
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- cpu
- memory
- module
- modules
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、マルチCPUシステムに関するもの
で、特に各CPUがメモリを同時に共有する場合
の平行処理マルチCPUシステムに関するもので
ある。
で、特に各CPUがメモリを同時に共有する場合
の平行処理マルチCPUシステムに関するもので
ある。
現在、マルチCPUシステムとしては、各々独
立して動作するCPUとメモリのシステムを共通
バスに接続し、このバス上にある共通メモリを相
互にアクセスしてデータの交換を行なうシステム
が最も多く用いられている。
立して動作するCPUとメモリのシステムを共通
バスに接続し、このバス上にある共通メモリを相
互にアクセスしてデータの交換を行なうシステム
が最も多く用いられている。
なおこのメモリをデユアルポートもしくはマル
チポートRAMと称している。
チポートRAMと称している。
このシステムの問題点としては、接続される
CPUモジユールの数が増大すると各々がアクセ
スするために効率が悪く、そのうえ各々のCPU
がシーケンシヤルにデータの転送を行なうので、
データの同期が行ないづらい等の欠点が目立つて
来る。
CPUモジユールの数が増大すると各々がアクセ
スするために効率が悪く、そのうえ各々のCPU
がシーケンシヤルにデータの転送を行なうので、
データの同期が行ないづらい等の欠点が目立つて
来る。
本発明は、前記の欠点を解消することを目的と
してなされたもので、CPUモジユール内に読み
出し／書き込み変換回路を設け、所定入力信号
を、１つのCPUモジユールだけは読み出し信号
に変換し、他は書き込み信号に変換して、１つの
CPUモジユールのメモリのデータを、他の全て
のCPUモジユールのメモリに一斉に転送するシ
ステムとしたものである。
してなされたもので、CPUモジユール内に読み
出し／書き込み変換回路を設け、所定入力信号
を、１つのCPUモジユールだけは読み出し信号
に変換し、他は書き込み信号に変換して、１つの
CPUモジユールのメモリのデータを、他の全て
のCPUモジユールのメモリに一斉に転送するシ
ステムとしたものである。
以下本発明を４個のCPUを備えるシステムに
適用した場合の実施例について図面に基づき説明
する。
適用した場合の実施例について図面に基づき説明
する。
第１図は、本発明の実施例の概略図で、CPU
モジユール１〜４がマルチCPUコントローラ５
が取り付けられている外部バス６に接続されてい
る様子を示している。
モジユール１〜４がマルチCPUコントローラ５
が取り付けられている外部バス６に接続されてい
る様子を示している。
第２図はCPUモジユールの内部構成を示すも
ので、破線で囲まれた部分がCPUモジユールで
ある。
ので、破線で囲まれた部分がCPUモジユールで
ある。
CPUモジユールは、通常は自己モジユール内
で動作するが、マルチCPUコントローラ５から
ダイレクトメモリアクセス要求信号が
来ると、CPU７は、バス８をフローテイング状
態にし、モジユール内部のデータバス９とアドレ
スバス１０は、双方向バスバツフア１１及び単方
向バスバツフア１２を通して外部バス６に接続さ
れる。
で動作するが、マルチCPUコントローラ５から
ダイレクトメモリアクセス要求信号が
来ると、CPU７は、バス８をフローテイング状
態にし、モジユール内部のデータバス９とアドレ
スバス１０は、双方向バスバツフア１１及び単方
向バスバツフア１２を通して外部バス６に接続さ
れる。
また、メモリイネーブル信号を入力する
と、／変換回路１３は、自己CPUモジユ
ールの番号（あらかじめスイツチ１４で設定され
ているものとする）と外部アドレスバス６２の上
位ビツトとを比較器１３１で比較し、一致したと
きは、読み出し信号を、それ以外は書き込み
信号を単方向バツフア１５をへて、RAM１
６に送出する。
と、／変換回路１３は、自己CPUモジユ
ールの番号（あらかじめスイツチ１４で設定され
ているものとする）と外部アドレスバス６２の上
位ビツトとを比較器１３１で比較し、一致したと
きは、読み出し信号を、それ以外は書き込み
信号を単方向バツフア１５をへて、RAM１
６に送出する。
第３図は／変換回路１３の具体的回路
例を示すものである。
例を示すものである。
RAM１６は、CPUモジユールの数だけデータ
エリアを持つている。ここで説明してる例では、
４エリア（Ａ〜Ｄ）持つことになる。第２図中の
RAM１６は、このことを概念的に示している。
エリアを持つている。ここで説明してる例では、
４エリア（Ａ〜Ｄ）持つことになる。第２図中の
RAM１６は、このことを概念的に示している。
エリアＡはCPUモジユール１のCPUのデータ
エリアで、CPUステータスが入つている。同様
にエリアＢ、Ｃ、Ｄは、各々CPUモジユール２，
３，４に対応している。
エリアで、CPUステータスが入つている。同様
にエリアＢ、Ｃ、Ｄは、各々CPUモジユール２，
３，４に対応している。
以上のような構成から成り、本発明は次のよう
に動作する。
に動作する。
通常各々のCPUモジユールは同一モジユール
内のRAMのデータを用い演算を行なうものとす
る。この時他のCPUモジユールの状態は自己の
RAMの内部を読めば良い。これはマルチCPUコ
ントローラ５により相互のデータの送受が行なわ
れるからである。このデータの転送は一定周期に
行なわれる。
内のRAMのデータを用い演算を行なうものとす
る。この時他のCPUモジユールの状態は自己の
RAMの内部を読めば良い。これはマルチCPUコ
ントローラ５により相互のデータの送受が行なわ
れるからである。このデータの転送は一定周期に
行なわれる。
マルチCPUコントローラは一定周期で各々の
CPUにDMAを要求し、アドレスと信号を出
すものである。
CPUにDMAを要求し、アドレスと信号を出
すものである。
以下、第４図〜第８図に示した動作説明図を参
照しながら動作順序を説明する。
照しながら動作順序を説明する。
先ず第４図に示すように周期ＴでマルチCPU
コントローラ５は各CPUモジユールに対しダイ
レクトメモリアクセス要求信号を送出
し、すべてのモジユールがダイレクトメモリアク
セス要求受入れ信号を返送したことを
確認し、アドレスバスに〇〇〇Ｈのアドレスを出
力しを出力する。
コントローラ５は各CPUモジユールに対しダイ
レクトメモリアクセス要求信号を送出
し、すべてのモジユールがダイレクトメモリアク
セス要求受入れ信号を返送したことを
確認し、アドレスバスに〇〇〇Ｈのアドレスを出
力しを出力する。
そして次に、第５図に示すようにCPUモジユ
ール１は上位アドレスが自己アドレスとの一致に
より、自己内部の〇〇〇番地のRAMを読み出し
外部データバス６１に送出する。他のCPUモジ
ユールはすべてこのデータを信号により自己
内部のRAMに書き込む。この場合アドレスはイ
ンクリメントし、このサイクルをくりかえす。
ール１は上位アドレスが自己アドレスとの一致に
より、自己内部の〇〇〇番地のRAMを読み出し
外部データバス６１に送出する。他のCPUモジ
ユールはすべてこのデータを信号により自己
内部のRAMに書き込む。この場合アドレスはイ
ンクリメントし、このサイクルをくりかえす。
その後アドレスのインクリメントにより、上位
アドレスが一致するモジユールは２となり、
CPUモジユール１はデータの取込みCPUモジユ
ール２は送出側となる（第６図）。
アドレスが一致するモジユールは２となり、
CPUモジユール１はデータの取込みCPUモジユ
ール２は送出側となる（第６図）。
そうしてこの周期が一周すると、各々のCPU
モジユール内のRAMには共通のデータが入つた
ことになり、マルチCPUコントローラ５はダイ
レクトメモリアクセス要求信号を落す
ことにより、各CPUモジユールは平行してデー
タの処理を実行できる。（第７，８図） 以上、CPUが４個の場合について説明したが、
それ以上についても、もちろん適用できることは
言うまでもない。
モジユール内のRAMには共通のデータが入つた
ことになり、マルチCPUコントローラ５はダイ
レクトメモリアクセス要求信号を落す
ことにより、各CPUモジユールは平行してデー
タの処理を実行できる。（第７，８図） 以上、CPUが４個の場合について説明したが、
それ以上についても、もちろん適用できることは
言うまでもない。
以上述べたように、本発明によれば、各CPU
が平行して処理を行なうことが可能となるので、
実効効率の高いマルチCPUシステムを実現でき
る。
が平行して処理を行なうことが可能となるので、
実効効率の高いマルチCPUシステムを実現でき
る。
第１図は本発明実施例の概略図、第２図は本発
明に係るCPUモジユールのブロツク図、第３図
は本発明に係る／切換回路の具体的回路
図、第４図〜第８図は、本発明の具体的動作を説
明する図である。 １〜４……CPUモジユール、５……マルチ
CPUコントローラ、６……外部バス。
明に係るCPUモジユールのブロツク図、第３図
は本発明に係る／切換回路の具体的回路
図、第４図〜第８図は、本発明の具体的動作を説
明する図である。 １〜４……CPUモジユール、５……マルチ
CPUコントローラ、６……外部バス。
Claims (1)
- 【特許請求の範囲】 １ CPUとメモリを備えるCPUモジユールを複
数個と、前記メモリをダイレクトにアクセスコン
トロールするマルチCPUコントローラとを共通
の外部バスに接続したマルチCPUシステムにお
いて、前記各CPUモジユール内に読み出し／書
き込み変換回路を設けて、マルチCPUコントロ
ーラが発したメモリイネーブル信号を入力すると
ともにあらかじめ設定したCPUモジユール番号
と、マルチCPUコントローラが発するアドレス
データの所定の一部とを比較し、一致するとき
は、前記メモリイネーブル信号を読み出し信号
に、一致しないときは書き込み信号に変換して、
各々のメモリに送出することによりひとつの
CPUモジユールのメモリーデータを他のCPUモ
ジユールのメモリーに一斉に転送することを特徴
とする平行処理マルチCPUシステム。 ２ CPUモジユール番号は設定スイツチで設定
することを特徴とする特許請求の範囲第１項記載
の平行処理マルチCPUシステム。 ３ CPUモジユールの数を表現するビツトを上
位に設けたアドレスデータを用いることを特徴と
する特許請求の範囲第１項記載の平行処理マルチ
CPUシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104243A JPS59229663A (ja) | 1983-06-13 | 1983-06-13 | 平行処理マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104243A JPS59229663A (ja) | 1983-06-13 | 1983-06-13 | 平行処理マルチｃｐｕシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229663A JPS59229663A (ja) | 1984-12-24 |
| JPS6363940B2 true JPS6363940B2 (ja) | 1988-12-09 |
Family
ID=14375506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104243A Granted JPS59229663A (ja) | 1983-06-13 | 1983-06-13 | 平行処理マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229663A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64145U (ja) * | 1987-06-17 | 1989-01-05 | ||
| JP2705955B2 (ja) * | 1988-10-29 | 1998-01-28 | 日本電信電話株式会社 | 並列情報処理装置 |
| JPH1165989A (ja) * | 1997-08-22 | 1999-03-09 | Sony Computer Entertainment:Kk | 情報処理装置 |
| WO2000000903A1 (fr) * | 1998-06-30 | 2000-01-06 | Mitsubishi Denki Kabushiki Kaisha | Processeur central multiple |
-
1983
- 1983-06-13 JP JP58104243A patent/JPS59229663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229663A (ja) | 1984-12-24 |
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