JPS61138359A - 共有メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリを共有する密結合マルチプロセッサ・
システムにおける共有メモリの制御方式の改良に関する
ものである。

〔従来技術と問題点〕

第７図は共有メモリ制御方式の従来例を示す図である。

第７図において、１と２はプロセッサ、３と４はローカ
ル・メモリ、５はアクセス調停回路、“：６は共有メモ
リをそれぞれ示している。プロセッサ１．２は例えば鴨
クロプロセッサである。

ローカル・メモリ３にはプロセッサ１のためのプログラ
ムやデータが格納されており、ローカル・メモリ４には
プロセッサ２のためのプログラムやデータが格納されて
いる。共有メモリ６は、プロセッサ１と２が通信すると
きに使用されるものであって、例えばプロセッサ１から
プロセッサ２ヘデータを送る場合、プロセッサ１は共有
メモリ６にデータを書き込み、プロセッサ２は共有メモ
リ６のデータを読み出す。アクセス調停回路５は、共有
メモリ・アクセス要求の競合を調停するものである。

第８図は共有メモリ制御方式の他の従来例を示す図であ
る。第８図において、７と８はメモリ管理機構（メモリ
・マネージメント・メカニズム）を示している。なお、
第７図と同一符号は同一物を示している。メモリ管理機
構７は、論理アドレスを物理アドレスに変換する機能、
アドレス情報を参照してローカル・メモリ３にメモリ・
アクセス要求を送ったり或いはアクセス調停回路５にメ
モリ・アクセス要求を送ったりする機能、メモリ保護の
機能等を有している。メモリ管理機構８は、メモリ管理
機構７と同様な機能を有している。

最近の安価な大容量メモリの出現により、経済的な形で
最適な容量の共有メモリを実現することが困難となり、
共有メモリを不必要に大容量化せざるを得なくなり、複
数のプロセッサからのアクセス競合による性能低下を招
いていた。

〔発明の目的〕

本発明は、上記の考察に基づくものであって、大容量の
メモリ素子を効率よく使用できること、メモリ・アクセ
スを高速化できること等の特徴を有する共有メモリ制御
方式を提供することを目的としている。

〔目的を達成するための手段〕

そしてそのため、本発明の共有メモリ制御方式は、メモ
リを共有する密結合マルチプロセッサ・システムにおい
て、各々のプロセッサに属するメモリ空間の一部が他の
プロセッサのシャドウとして他のプロセッサのメモリ空
間上にマツピングされていることを特徴とするものであ
る。

〔発明の実施例〕

以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図である。第１図において、
９と１０は共有／ローカル・メモリ、１１と１２はアク
セス判定回路、１３と１４はＤＭＡコントローラ、１５
は連絡バス、■、Ｂ１とｔ、　Ｂ　２はローカル・バス
をそれぞれ示している。

共有／ローカル・メモリ９は、プロセッサ１に対するも
のであり、共有／ローカル・メモリ１０はプロセッサ２
に対するものである。共有／ローカル・メモリ９の一部
の領域は共有メモリ領域とされ、他の領域はローカル・
メモリ領域とされる。

共有／ローカル・メモリ１０も同様である。

プロセッサ１が書き込みのメモリ・アクセス要求を発行
すると、アクセス判定回路１１はそのアドレス情報を参
照して共有メモリ領域に対するアクセスか否かを調べる
。ローカル・メモリ領域に対するアクセスであるときに
は、アクセス判定回路１１は共有／ローカル・メモリ９
にデータを書き込み、書き込み終了と同時にローカル・
バスＬＢ１を介してプロセッサ１に共有／ローカル・メ
モリ９のアクセス終了を通知する。

プロセッサ１の書き込みのメモリ・アクセス要求が共有
メモリ領域に対するものである場合には、アクセス判定
回路１１は、共有／ローカル・メモＩ７９にデータを書
き込むと同時に、連絡バス１５を介してアクセス判定回
路１２に対して共有メモリ領域書き込み要求信号、共有
メモリ領域アドレス及び書き込みデータを送る。そうす
ると、アクセス判定回路１２は、ローカル・バスＬＢ２
との間のアクセス調停を行った後、共有／ローカル・メ
モリ１０ヘデータを書き込む。書き込みが完了すると、
アクセス判定回路１２は、完了信号をアクセス判定回路
１１に送る。この完了信号を受信すると、アクセス判定
回路１１は、ローカル・バスＬＢＩを介してプロセッサ
１にに対し共有／ローカル・メモリのアクセス終了を通
知し、これにより、プロセッサ１の共有領域へのアクセ
スは完了したことになる。

プロセッサ１が読み出しのメモリ・アクセス要求を発行
すると、アクセス判定回路１１は、共有メモリ領域に対
するアクセスか或いはローカル・メモリ領域に対するア
クセスかに関係なく、共有／ローカル・メモリ９に対し
てのみ読込み要求を出す。以−ヒの動作が全く同様にプ
ロセッサ２からの共有／ローカル・メモリ１０に対して
も行われる。また、同様な動作はＤＭＡコントローラ１
３゜１４がメモリ・アクセスを行うときにも実行される
。

第２図レオ本発明の第２実施例のブロック図である。第
２図において、１７と１８はメモリ管理機構、１９と２
０はアクセス判定回路をそれぞれ示している。なお、第
１図と同一符号は同一物を示している。メモリ管理機構
１７は、論理アドレスを物理□アドレスに変換する機能
等を有するものであり、第３図に示すような管理テーブ
ルＴＢＬを有している。この管理テーブル置は、複数の
行を有しており、各行にはセグメント開始アドレス、セ
グメント長、セグメント制御ビット及びセグメント開始
物理アドレス等が記入される。この管理テーブルの内容
はプロセッサ１によって自由に変更可能である。セグメ
ント制御ビットとしては、セグメント有効ビット、書き
込み禁止ビット、プロセッサ間共有セグメント・ビット
等がある。

共有セグメントとして使用されるセグメントのプロセッ
サ間共有セグメント・ビットは「１」である。メモリ管
理機構１８は、メモリ管理機構１７と同じ構成を持つ。

第４Ｐ；ｉＪはプロセッサ１側の論理空間と物理空間の
関係並びにプロセッサ２側の論理空間と物理空間の関係
の例を示す図である。

第４図らか判るように、プロセッサ１側において共有メ
モリに割り当てられている物理空間上のアドレス領域と
プロセッサ２側において共有メモリに割り当てられてい
る物理空間上のアドレス間域は、同じである。　プロセ
ッサ１が共有／ローカル・メモリ９に対するメモリ・ア
クセス要求を発行すると、メモリ管理機構１７により論
理アドレスが物理アドレスに変換され、ローカル・バス
Ｉ、Ｂ１に接続された共有／ローカル・メモリ９がアク
セスされる。書き込めアクセスで且つプロセッサ間共有
セグメントが「１」であるセグメン斗がアクセスされる
場合には、共有／ローカル・メモＵ　９のメモリ・アク
セスと同時に、他の共有／ローカル・メモリｌＯのメモ
リ・アクセスもアクセス判定回路２０を介して行われる
。アクセス判定回路２０側では、自己のプロセッサ２か
らの共有／ローカル・メモリに対するメモリ・アクセス
要求とアクセス判定回路１９からの書き込み要求との調
停が行われ、しかる後にアクセス判定回路１９からの書
き込み要求が処理される。処理が完了すると、アクセス
刺゛：定回ＦＰ！１９に対して完了が通知され、アクセ
ス判定回路１９は、自己の共有／ローカル・メモリ９へ
の書き込み完了を待ってプロセッサ１へ完了を通知する
。プロセッサ２からのメモリ・アクセスも同様に行われ
る。なお、メモリ管理機構の管理テーブルＴＢＬに、自
己共有／ローカル・メモリ用セグメント開始物理アドレ
スと、他プロセツサ系の共有／ローカル・メモリ用セグ
メント開始物理アドレスと□を記入し、共有部分のレイ
アウトの自由度を上げる方法もある。

第５図は第１図のアクセス判定回路１１の１実施例のブ
ロック図である。なお、アクセス判定回路１２はアクセ
ス判定回路１１と同一構成を持つ。

第５図において、２１は共有領域アドレス保持レジスタ
、２２は比較器、２３はアクセス競合調停回路、２４な
いし２７はマルチプレクサ、２８ないし３０はＡＮＤ回
路、３１と３２はＯＲ回路、３３はインバータをそれぞ
れ示している。共有領域アドレス保持レジスタ２１は共
有メモリ・アドレスを保持しておくためのレジスタであ
り、ソフトウェア・プログラマブルであってもよい。た
だし、図では設定のための信号線は省略されている。

ここでは共有メモリ領域であるか否かの判定を簡単に行
うため、アドレスの上位を比較し、一致が取れたとき共
有メモリ領域と判定する構成とした。

□変形例としては、共有メモリ領域の上限アドレスと下
限アドレスを保持し、両者との比較により共有メモリｗ
４域の判定を行う機構も考えられる。比較器２２はロー
カル・バスＬＢＩのアドレス情報と共有領域保持レジス
タ２１の内容とを比較し、一致していたら「１」を出力
するものである。マルチプレクサ２４ないし２７のそれ
ぞれは、アクセス競合調停回路２３が「１」を出力した
場合には上側の入力を出力し、「０」を出力した場合に
は、事例の入力を出力するものである。マルチプレクサ
２４にはプロセッサ１側からの書き込み要求とプロセッ
サ２側からの書き込み要求とが入力され、マルチプレク
サ２５にはプロセッサ１例の読み出し要求と「０」とが
入力され、マルチプレクサ２６にはプロセッサ１側から
の書き込みデータとプロセッサ２側からの書き込みデー
タとが入力され、マルチプレクサ２７にはプロセッサ１
側からのアドレス情報とプロセッサ２側からのアトレス
情報とが入力される。アクセス競合調停回路２３は、２
つの系が同時に１つの資′ｌＩＢ、（ここでは共有／ロ
ーカル・メモリ９）をアクセスしようとした場合、到着
時刻の差や優先順位によって一方を受付け、他方を待た
せる回路である。アクセス競合調停回路２３には、ＯＲ
回路３１の出力するアクセス要求とプロセッサ２側から
書き込み要求が人力される。ＡＮＩ’）回路２Ｂは、比
較器２２が−ｆＪｉ、を示していることを条件としてプ
ロセッサ１側からの書き込み要求をプロセッサ２側に送
るものである。ＡＮＤ回路２９及びインバータ３３は、
共有／ローカル・メモリ９が完了信号を出力し且つアク
セス競合調停回路２３がｒＯＪを出力しているときに「
１」の完了信号をプロセッサ２側に送る。ＡＮＤ回路３
０は、共有／ローカル・メモリ９が完了信号を出力し且
つアクセス競合調停回Ｆ／？ｔ２３が１１」を出力して
いるときに１１」の完了信号を出力する。ＯＲ回路３１
は、プロセッサ１側からの書き込み要求又は読み出し要
求をアクセス競合調停回路２３に送るものである。ＯＲ
凹ＦＩ？ｒ３２は、ＡＮＤ回路３０からの完了信号又は
プロセッサ２側からの完了信号をプロセッサ１側に送る
ためのものである。

第６図は第２図のアクセス判定回路１９の１実施例のブ
ロック図である。なお、アクセス判定回路２０はアクセ
ス判定回路１９と同一構成を持つ。

アクセス判定回路１９は第５図のアクセス判定回路１１
と基本的には同じ構成を持つが、共有メモリ領域に対す
るアクセスであるか否かの判定はメモリ管理機構１７が
行っている点が第６図のものと相違している。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、 （ａ）　　共有メモリをアクセスする際に他のプロセッ
サとの間のアクセスのｆｉＬ停を行う必要がないので、
共有メモリに対するアクセスが高速化できること、ｆｈ
ｌ　　共有メモリ部分とローカル・メモリ部分を同一の
メモリ・バンク上に置くことが出来るので、任意の大き
さの共有メモリ領域を安価な大容量メモリ素子を使用し
て実現出来ること、 （Ｃ１原理的に共有メモリ令頁域の指定がソフトウェア
によって変更できるので、共有メモリ領域の使用上での
自由度が増大すること、 等の顕著な効果を奏することが出来る。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図は本発
明の第２実施例のブロック図、第３図はメモリ管理機構
の管理テーブルＴ　Ｂ　Ｌの構成例を示す図、第４図は
プロセッサ１例の論理空間と物理空間の関係並びにプロ
セッサ２例の論理空間と物理空間の関係の例を示す図、
第５図は第１図のアクセス判定回路１１の１実施例のブ
ロック図、第６図は第２図のアクセス判定回路１９の１
実施例のブロック図、第７図は共有メモリ制御方式の従
来例を示す図、第８図は共有メモリ制御方式の他の従来
例を示す図である。 １と２・・・プロセッサ、３と４・・・ローカル・メモ
リ、５・・・アクセス調停回路、６・・・共有メモリ、
７と訃・・メモリ管理機構、９と１０・・・共有／ロー
カル・メモリ、１１と１２・・・アクセス判定回路、１
３と１４・・・ＤＭＡコントローラ、１５・・・連絡ハ
ス、Ｌ　Ｂ　１　（！：Ｌ　Ｂ　２・・・ローカル・ハ
′ス、１７と１８・・・メモリ管理機構、１９と２０・
・・アクセス判定回路、２１・・・共有領域アドレス保
持レジスタ、２２・・・比較器、２３・・・アクセス競
合調停回路、２４ないし２７・・・マルチプレクサ、２
８ないし３０・・・ＡＮＤ回路、３１と３２・・・ＯＲ
回路、３３・・・インバータ。

Claims (2)

【特許請求の範囲】
1. （１）メモリを共有する密結合マルチプロセッサ・シス
   テムにおいて、各々のプロセッサに属するメモリ空間の
   一部が他のプロセッサのシャドウとして他のプロセッサ
   のメモリ空間上にマッピングされていることを特徴とす
   る共有メモリ制御方式。
2. （２）上記密結合マルチプロセッサ・システムが、論理
   アドレスを物理アドレスに変換する機能を持つメモリ管
   理機構を有することを特徴とする特許請求の範囲第（１
   ）項記載の共有メモリ制御方式。