JPS6345669A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムに係り、特にマイク
ロプロセッサを用いたマルチプロセッサシステムにおい
て、相互の情報交換を相互の負担を軽減しかつ高速に行
なわしめるのをこ好適なマルチプロセッサシステムに関
する。

〔従来の技術〕

従来、マイクロプロセッサを用いたマルチプロセッサシ
ステムにおける情報の交換方法の１つとして共有メモリ
を用いる方法がある。共有メモリを用いる方法として大
別すると第３図及び第４図に示す方法がある。第３図は
各プロセッサがローカルメモリ５とローカルＩＯ６を持
ち、各プロセッサは、システムバス３に接続され、さら
にシステムバスに共有メモリ１を接続し、プロセッサ相
互間はこの共有メモリを用いて情報交換を行なう方式で
ある。

この方式は、アーキテクチャの近いプロセッサ間の接続
に適し、各プロセッサのアドレス割付は、第３図下部１
８．１９に示すように各々ローカルエリア３０と共有エ
リア３１とに同じように割付けられる。

第４図は、共有メモリを個々のＩＯプロセッサ毎に持つ
方式である。この方式は各プロセッサのアーキテクチャ
にはあまり左右されない、メインプロセッサはそのアド
レス空間１９上に各Ｉ１０プロセッサ用の共有メモリの
アドレスを割付けており、工○プロセッサ側はそれとは
無関係に自らのメモリ空間上に個々の共有メモリを割付
けている。

〔発明が解決しようとする問題点〕

第３図の例においては、各プロセッサのアーキテクチャ
が近いものである必要があると共に、ローカルメモリと
共用メモリの配分が問題となる。

マイクロプロセッサで多用されるシングルパスシステム
（例：ＭＵＬＴＩ　ＢＵＳ、ＶＭＥ　　ＢＵＳ）（７）
ような形態をとった場合、ローカルバスに接続できるメ
モリは実装上大きくとれず、メインプロセッサの場合、
共有メモリの空間をメインプロセッサだけで用いるプロ
グラム、データ領域とすることが多い。その場合、Ｉ１
０プロセッサも共有メモリ全域をアクセスできるためＩ
１０プロセッサはメインプロセッサとの情報交換をこの
共有メモリ領域を用いて行なえる反面、メインプロセッ
サのプログラムを破壊することもできるため、Ｉ１０プ
ロセッサに誤動作、バグがあった場合、システムダウン
につながることもあり、かつトラブルシューティングが
困難となるという問題がある。

また第４図の例においては、上記のようなトラブルは生
じない反面、共有メモリがローカルバスされており、デ
ータ、制御情報等は、本来メインプロセッサのメモリ上
に存在する（または書き込む）べきアドレスと、共有メ
モリの間を、メインプロセッサの制御の下に移動させな
ければならない。また物理的およびアドレス空間上の制
限より共有メモリは、大きくはとれず、データ量によっ
ては数回に分けて転送しなければならない。このためメ
インプロセッサの負荷が増し、データ転送にかかる時間
、システム全体としてみた場合に、処理速度が低下する
という問題がある。

本発明の目的は、メインプロセッサとＩ１０プロセッサ
の相互の負担を軽減し高速に情報の交換を行なわしめ、
かつシステムの信頼性を落とすことのない、マルチプロ
セッサシステムを提供することにある。

〔問題点を解決するための手段〕

上記目的は、第４図に類似の構成をとりつつ。

物理的な、共用メモリ３２を排し、メインプロセッサの
主記憶上に共用メモリのイメージを設け、かつ、メイン
プロセッサからの指示によりそのイメージを主記憶の任
意のエリアにダイナミックにロケーションすることによ
り達成される。

〔作用〕

メインプロセッサは、共有メモリアクセス許可フラグに
より、Ｉ１０プロセッサが不用意に主記憶をアクセスす
ることを禁止している。また共有メモリアクセス保持回
路により、共有メモリ（主記憶）のＩ１０プロセッサか
らアクセスできる範囲を制限し、システムの信頼性を上
げるとともに、共有メモリアクセス保持回路の内容を変
更することにより、共有メモリをダイナミックに変更す
ることが出来、目的とするデータエリアを共有メモリと
して設定してしまえば、データを移動することなく、直
接Ｉ１０プロセッサに目的のデータをアクセスすること
が可能となり、プロセッサの負荷低減処理速度の向上が
はかれる。

〔実施例〕

以下本発明の実施例を第１図及び第２図により説明する
。第１図はハードウェアブロック図を。

第２図は両プロセッサのアドレス空間の論理的猜成を示
す。

メインプロセッサ２がＩ１０プロセッサ４に処理（Ｉｌ
ｏのデータ入出力等）を依頼する場合を考える。メイン
プロセッサ２はＩＯプロセッサ４にコマンドを与え起動
をかける。このとき同時に。

データを人出力すべき主記憶のアドレス空間２１をＩ１
０プロセッサに知らせると共にそのエリアを含む領域の
上位アドレスを上位アドレス保持回路９にセットし、ア
クセス許可フラグ８をＯＮとすることにより、Ｔ１０プ
ロセツサに対し共有メモリ領域が開かれたことを知らせ
る。

アドレス保持回路９を含むＴ１０プロセツサ起動に必要
なレジスタ等制御回路１１はメインプロセッサのアドレ
ス空間の一部２２に割り付けられており、メインプロセ
ッサは自己のアドレス空間２２をアクセスすることによ
り上記動作がなされる。一方、Ｔ１０プロセツサは起動
がかけられると共有メモリを通してデータの受授を行な
う。Ｔ１０プロセツサのアドレス空間上では共有メモリ
空間２３は固定の領域であり、第２図のＴ１０プロセツ
サのアドレス２４中上位アドレス２７で共有メモリの領
域を指定し、下位アドレス２６で共有メモリ領域内部の
アドレスを指定する。第１図で見ると上位アドレス２７
はデコーダ７により共有メモリ選択信号１２となり、こ
のときアクセス許可フラグの出力であるアクセス許可信
号がＯＮとなっていればアドレス出力回路１０のゲート
を開く。下位アドレス２６は下位アドレス線１８となっ
てアドレス出力回路に入力する。

アドレス出力回路には上位アドレス保持回路９の出力も
入力され、ここでアドレスが合成されて。

メインプロセッサのアドレス２５（第２図）となりこの
アドレスをもって主記憶上の共有メモリ領域２１を工／
○プロセッサが直接アクセスすることができる。すなわ
ちＴ１０プロセツサは自らのアドレス空間２３を通して
メインプロセッサのアドレス空間２１を直接アクセスで
き、余分なデータの移動を行なわずに、効率のよい処理
ができる。

〔発明の効果〕

本発明によれば、プロセッサ間の情報の受は渡しが、双
方のプロセッサにとって、必要最低限で済み、プロセッ
サの負荷の軽減、処理速度の向上が、信頼性を落とさず
に実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例、第２図は第１図の実施例にお
けるアドレス変換の説明図、第３図は本発明に関する従
来例、第４図は他の従来例を示す。 １・・・主メモリ、２・・・メインプロセッサ、３・・
・システムバス、４・・・ＩＯプロセッサ、５・・・ロ
ーカルメモリ、６・・・ローカルＩ１０．７・・・デコ
ーダ、８・・・共有メモリアクセス許可フラグ、９・・
・共有メモリ上位アドレス保持回路、１０・・・アドレ
ス出力回路、１１・・・制御回路、１２・・・共有メモ
リ選択信号。 １３・・・アクセス許可信号、１６・・・Ｔ１０プロセ
ツサハス、１７・・・共有メモリ上位アドレス、１８・
・・Ｔ１０プロセツサアドレスマツプ、１９・・・メイ
ンプロセッサアドレスマツプ、２１・・・共有メモリエ
リア、２２・・・Ｉ１０制御回路エリア。

Claims (1)

【特許請求の範囲】
1. １、メインプロセッサ、ＣＲＴおよびファイルを有し、
   これらのＩＯ制御を行なう１台または複数台のＩＯプロ
   セッサよりなり、相互に共有メモリを介して、制御情報
   およびデータの交換を行なうマルチプロセッサシステム
   において、前記の共有メモリとして前記メインプロセッ
   サの主記憶部を用い前記ＩＯプロセッサ内に前記メイン
   プロセッサよリセットできる前記共有メモリの上位アド
   レス保持回路及び前記共有メモリのアクセス許可フラグ
   を持つとともに、前記ＩＯプロセッサのメモリ空間内に
   前記共有メモリをアクセスするためのアドレス領域を持
   ち、前記ＩＯプロセッサが前記共有メモリのアドレスを
   アクセスした場合、その領域内の下位アドレスと前記上
   位アドレスを合成したアドレスをもつて前記主記憶アド
   レスとして共有メモリをアクセスすることを特徴とした
   マルチプロセッサシステム。