JPS60173655A - マルチプロセツサのメモリ方式 - Google Patents
マルチプロセツサのメモリ方式Info
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- JPS60173655A JPS60173655A JP59013109A JP1310984A JPS60173655A JP S60173655 A JPS60173655 A JP S60173655A JP 59013109 A JP59013109 A JP 59013109A JP 1310984 A JP1310984 A JP 1310984A JP S60173655 A JPS60173655 A JP S60173655A
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マルチプレセッサのメモリ方式に関し、特に
共通バスを介して共有メモリに接続される複数個のマイ
クロプロセッサにそれぞれローカル・メモリを接続した
場合のメモリ・アクセスおよびｐ−カル・メモリ拡張の
方式に関するものである。
共通バスを介して共有メモリに接続される複数個のマイ
クロプロセッサにそれぞれローカル・メモリを接続した
場合のメモリ・アクセスおよびｐ−カル・メモリ拡張の
方式に関するものである。
データ通信システムでは、機能の分散化、ローカル機能
の拡大化の傾向にあり、それに伴って端末やワークステ
ーション等に大量のデータを扱わせるため、メモリ容量
の拡大が図られている。
の拡大化の傾向にあり、それに伴って端末やワークステ
ーション等に大量のデータを扱わせるため、メモリ容量
の拡大が図られている。
このような装置の高機能化、性能向上策として、ＬＳＩ
技術の発展により、近年低価格化、高性能化の傾向にあ
るマイクロプロセッサを複数使用したマルチプレセッサ
制御方式が有効であるといえる。
技術の発展により、近年低価格化、高性能化の傾向にあ
るマイクロプロセッサを複数使用したマルチプレセッサ
制御方式が有効であるといえる。
このマルチプ資七ツサ制御方式の１つとして、第１図に
示すように、複数のプルセッサが各々田−カルメモリを
有するとともに、共通バスを介してメモリを共有するメ
モリ共有型マルチプリセッサ制御方式が、制御の容易さ
、拡張性、経済性の点で優れている。このメモリ共有型
マルチプリセッサの従来の制御方式では、プリセッサが
意識するアドレス空間を共有メモリとり一力ルメモリに
分割して割当て、プリセッサが指定したアドレスに応じ
て、共有メモリ、またはローカルメモリにアクセスする
ようＫしているが、この場合、プリセッサのアドレス空
間が共有メモリとローカルメモリに分割されるため、共
有メモリの大きさくより四−カル・メモリの大きさが制
限されるという問題が生ずる。
示すように、複数のプルセッサが各々田−カルメモリを
有するとともに、共通バスを介してメモリを共有するメ
モリ共有型マルチプリセッサ制御方式が、制御の容易さ
、拡張性、経済性の点で優れている。このメモリ共有型
マルチプリセッサの従来の制御方式では、プリセッサが
意識するアドレス空間を共有メモリとり一力ルメモリに
分割して割当て、プリセッサが指定したアドレスに応じ
て、共有メモリ、またはローカルメモリにアクセスする
ようＫしているが、この場合、プリセッサのアドレス空
間が共有メモリとローカルメモリに分割されるため、共
有メモリの大きさくより四−カル・メモリの大きさが制
限されるという問題が生ずる。
以下、第１図およびＭ２図により、従来のメモ９共ｉ型
マルチプレセッサ制御方式について説明する。
マルチプレセッサ制御方式について説明する。
第１図は、従来のメモリ共有型マルチプロセッサ方式の
ハードウェア構成を示す。同図において、１は共有メモ
リ、２は共通バス、５は各プリセッサが接続されるロー
カルバス６と共通バス２間のバスインタフェース回路、
養はプリセッサ、６は各プロセッサ固有のローカルメモ
リである。共有メモリｌおよびローカルメモリ６のアド
レス空間は為プリセッサ（ＰＵ）４がアクセスするアド
レス空間を、第２図のように分割して割当てる。
ハードウェア構成を示す。同図において、１は共有メモ
リ、２は共通バス、５は各プリセッサが接続されるロー
カルバス６と共通バス２間のバスインタフェース回路、
養はプリセッサ、６は各プロセッサ固有のローカルメモ
リである。共有メモリｌおよびローカルメモリ６のアド
レス空間は為プリセッサ（ＰＵ）４がアクセスするアド
レス空間を、第２図のように分割して割当てる。
プリセッサ４がメモリ１にアクセスするため、アドレス
情報をバス６に送出したとき、該アドレスがローカルメ
モリ心のアドレス空間に含まれる場合はｐ−カルメモリ
５にアクセスする。該アドレスが共有メモリエリアドレ
ス空間に含まれる場合は、バスインタフェース回路３で
解釈され、バスインタフェース回路３のゲートが開き共
有メモリ１にアクセスする。
情報をバス６に送出したとき、該アドレスがローカルメ
モリ心のアドレス空間に含まれる場合はｐ−カルメモリ
５にアクセスする。該アドレスが共有メモリエリアドレ
ス空間に含まれる場合は、バスインタフェース回路３で
解釈され、バスインタフェース回路３のゲートが開き共
有メモリ１にアクセスする。
メモリ共有型マルチプロセッサ方式では、一般に共有メ
モリ１に多くのユーザデータ、ユーザプログラムが配置
されるため、従来のプリセッサのアドレス空間を共有メ
モリ１とローカルメモリ６に分割して割当てる方式では
、共有メモリｌのメモリ量により四−力ルメモリ５のメ
モリ量が制限されてしまう。また、各プロセッサ間が共
有メモリ１の全ての領域にアクセス可能とすると、一部
のプロセッサ間の障害により共有メモリｌの内容が破壊
され、システ＾全体の障害に波及する可能性がある。
モリ１に多くのユーザデータ、ユーザプログラムが配置
されるため、従来のプリセッサのアドレス空間を共有メ
モリ１とローカルメモリ６に分割して割当てる方式では
、共有メモリｌのメモリ量により四−力ルメモリ５のメ
モリ量が制限されてしまう。また、各プロセッサ間が共
有メモリ１の全ての領域にアクセス可能とすると、一部
のプロセッサ間の障害により共有メモリｌの内容が破壊
され、システ＾全体の障害に波及する可能性がある。
本発明の目的は、このような従来の欠点を改曽するため
、プリセッサの障害により破壊される共有メモリの範囲
を限定して、信頼性を向上するとともに、システムの高
性能化、高機能化を図ることができるマルチプロセッサ
のメモリ方式を提供することにある。
、プリセッサの障害により破壊される共有メモリの範囲
を限定して、信頼性を向上するとともに、システムの高
性能化、高機能化を図ることができるマルチプロセッサ
のメモリ方式を提供することにある。
上記の目的を達成するため、本発明によるマルチプリセ
ッサのメモリ方式では、共通バスを介してメモリを共有
する複数個のプロセッサが、それぞれ固有のｐ−カル・
メモリを具備するマルチプリセッサ・システムにおいて
、プリセッサがＣＰＵ命令によりアクセスできる共有メ
モリのエリアラ少なくシ、該共有メモリの他のエリアの
アドレス空間を上記胃−カ〜・メモリのアドレス空間と
重複したアドレスにすることに特徴がある。
ッサのメモリ方式では、共通バスを介してメモリを共有
する複数個のプロセッサが、それぞれ固有のｐ−カル・
メモリを具備するマルチプリセッサ・システムにおいて
、プリセッサがＣＰＵ命令によりアクセスできる共有メ
モリのエリアラ少なくシ、該共有メモリの他のエリアの
アドレス空間を上記胃−カ〜・メモリのアドレス空間と
重複したアドレスにすることに特徴がある。
以下、本発明の実施例を、詳細に説明する。
第３図は、本発明の一実施例を示すマルチプロセッサ・
システムのブロック図であり、第４図は第３図における
メモリ・アドレス空間の割当て例を示す図である。
システムのブロック図であり、第４図は第３図における
メモリ・アドレス空間の割当て例を示す図である。
第３図に示すように、本発明では、新たに各プリセッサ
４に接続されたＤ Ｍ Ａ （］）ｉｒｅｃｔ Ｍｅｍ
ｏｒｙＡｏａ＊ｓｍ）回路８と、ローカルバス６上に設
けられたメモリ・アクセス制御回路（ＭＥＡＣ）７を具
備する。その他の構成は第１図に示す従来例と同一であ
り、また従来のバスインタフェース回路８はメモリ・ア
クセス制御回路７が兼用する。
４に接続されたＤ Ｍ Ａ （］）ｉｒｅｃｔ Ｍｅｍ
ｏｒｙＡｏａ＊ｓｍ）回路８と、ローカルバス６上に設
けられたメモリ・アクセス制御回路（ＭＥＡＣ）７を具
備する。その他の構成は第１図に示す従来例と同一であ
り、また従来のバスインタフェース回路８はメモリ・ア
クセス制御回路７が兼用する。
′ 第３図では、共有メモリ１とローカルメモリ６間の
データ転送を主としてＤｆｖｌＡ回路８で行い、プロセ
ッサ４がアクセスする共有メモリ１のアドレス空間をプ
ロセッサ間の通信領域のみとする。
データ転送を主としてＤｆｖｌＡ回路８で行い、プロセ
ッサ４がアクセスする共有メモリ１のアドレス空間をプ
ロセッサ間の通信領域のみとする。
これによって、ローカルメモリ５に多くのアドレス空間
を割当てることが可能となり、また共有メモリ１のプロ
セッサ間通信領域をプリセッサごとに分割して、プルセ
ッサ養が他のプロセッサ４の通信領域にアクセスするこ
とを、ハードウェア忙よって制限するので、システムの
信頼性は同上する。
を割当てることが可能となり、また共有メモリ１のプロ
セッサ間通信領域をプリセッサごとに分割して、プルセ
ッサ養が他のプロセッサ４の通信領域にアクセスするこ
とを、ハードウェア忙よって制限するので、システムの
信頼性は同上する。
第３図忙おいて、プロセッサ養およびＤＭＡ回路８の＃
復信号がメモリアクセス制ｍｌｎ路ＴＩＩｃＷｔ力され
ると、メモリアクセス制御回路７はプル七ツサ養または
ＤＭＡ回路８から送られてくるアドレス情報にもとづき
、アクセス先が共有メモリ１またはローカルメモリ６の
いずれであるかを判別して、アクセス先のメモリに対し
、アドレス信号およびその他のメモリ制御信号を送出す
る。第４図は、第３図に示す本発明のハードウェア構成
における共有メモリ１およびｐ−カルメモリ６のメモリ
マツプである。各プロセッサ固有のアドレス空間は共有
メモリ１およびｐ−カルメモリ５に分割するが、共有メ
モリ側ＫＩＦＪ当てるアドレス空間は該プロセッサと他
プシセッサ間のプルセッサ間通信領域およびシステム情
報を格納する特定領域に限る。この共有メモリ側に％Ｉ
Ｏ当てるアドレス空間は、プロセッサ４のアドレス空間
全体に比べれば小さく、プロセッサ固有のアドレス空間
はほとんど田−カルメモリ５側に割当てることが可能で
ある。
復信号がメモリアクセス制ｍｌｎ路ＴＩＩｃＷｔ力され
ると、メモリアクセス制御回路７はプル七ツサ養または
ＤＭＡ回路８から送られてくるアドレス情報にもとづき
、アクセス先が共有メモリ１またはローカルメモリ６の
いずれであるかを判別して、アクセス先のメモリに対し
、アドレス信号およびその他のメモリ制御信号を送出す
る。第４図は、第３図に示す本発明のハードウェア構成
における共有メモリ１およびｐ−カルメモリ６のメモリ
マツプである。各プロセッサ固有のアドレス空間は共有
メモリ１およびｐ−カルメモリ５に分割するが、共有メ
モリ側ＫＩＦＪ当てるアドレス空間は該プロセッサと他
プシセッサ間のプルセッサ間通信領域およびシステム情
報を格納する特定領域に限る。この共有メモリ側に％Ｉ
Ｏ当てるアドレス空間は、プロセッサ４のアドレス空間
全体に比べれば小さく、プロセッサ固有のアドレス空間
はほとんど田−カルメモリ５側に割当てることが可能で
ある。
第４図に示すように、プロセッサ（ＰＵ） ４−がアク
セスするアドレス空間は共有メモリ１のラフセッサ間通
信領域ＣＡｇ とｐ−力ルメモリ５の全アドレス空間で
あり１またＤＭＡ回路８が転送可能なアドレス空間は共
有メモリｌとローカルメモリ５の全アドレス空間である
。
セスするアドレス空間は共有メモリ１のラフセッサ間通
信領域ＣＡｇ とｐ−力ルメモリ５の全アドレス空間で
あり１またＤＭＡ回路８が転送可能なアドレス空間は共
有メモリｌとローカルメモリ５の全アドレス空間である
。
次に、メモリアクセス制御回路７の構成を、第５図、第
６図を用いて説明する。
６図を用いて説明する。
第５図は、メモリアクセス制御！１回路７のうち、プル
セッサ養がメモリにアクセスするときのアクセス先（＃
有メモリｌまたはローカルメモリ５）の判定および該メ
モリへのアクセス制御を行う回路７１を示す。ｘａｉは
、メモリアクセス制御回路７のうちＤＭＡによりメモリ
間のデータ転送を行う場合のアクセス先の判定、該メモ
リに対するアクセス制御を行う回路７２を示す。第５図
および第６図で破線で囲んだ部分がメモリアクセス制御
回路（ＭＥＡＣ） ７ Ｋ含まれる。第６図で、９はプ
ロセラ？４からメモリに送出されるアドレス線、１０は
読出しデータＩｎ書込みデータ線、１１はプロセッサか
ら送出されるアドレス情報に基づき、アクセス先が共有
メモリｌかローカルメモリ６かを判定する回路、１２は
アクセス先が共有メモリ１か否かを示す信号線、１３は
アクセス先が田−力ルメモリ６か否かを示す信号線、１
４．１５，１６゜１７はＡＮＤＩｉ路、１８は共有メモ
リＩＫ送出されるアドレス線、１９は共有メモリＩＫ送
出される読出しデータＩｎ／書込みデータ線、２０は四
−力ルメモリ６に送出されるアドレス線、２１は田−カ
ルメモリ５に送ＪＲされる読出しデータ！／書込みデー
タ線を示す。
セッサ養がメモリにアクセスするときのアクセス先（＃
有メモリｌまたはローカルメモリ５）の判定および該メ
モリへのアクセス制御を行う回路７１を示す。ｘａｉは
、メモリアクセス制御回路７のうちＤＭＡによりメモリ
間のデータ転送を行う場合のアクセス先の判定、該メモ
リに対するアクセス制御を行う回路７２を示す。第５図
および第６図で破線で囲んだ部分がメモリアクセス制御
回路（ＭＥＡＣ） ７ Ｋ含まれる。第６図で、９はプ
ロセラ？４からメモリに送出されるアドレス線、１０は
読出しデータＩｎ書込みデータ線、１１はプロセッサか
ら送出されるアドレス情報に基づき、アクセス先が共有
メモリｌかローカルメモリ６かを判定する回路、１２は
アクセス先が共有メモリ１か否かを示す信号線、１３は
アクセス先が田−力ルメモリ６か否かを示す信号線、１
４．１５，１６゜１７はＡＮＤＩｉ路、１８は共有メモ
リＩＫ送出されるアドレス線、１９は共有メモリＩＫ送
出される読出しデータＩｎ／書込みデータ線、２０は四
−力ルメモリ６に送出されるアドレス線、２１は田−カ
ルメモリ５に送ＪＲされる読出しデータ！／書込みデー
タ線を示す。
プロセッサ４からアドレスＩＩ！９を介してアドレス情
報が送出されると、アドレス比較回路１１ではアクセス
先が共有メモリ１か四−カルメモリ６かを判別し、アク
セス先が共有メモリｌの場合は信号線１２に信号″１”
をのせる。アクセス先がり−力ルメモリ６の場合は、信
号線１３１ｃ信号“ｌ”をのせる。また、プレ七ツサ養
から送出されるアドレス情報、読出し／書込み信号は、
共有メモリアクセスの場合、それぞれＡＮＤ回線１４．
１５により選択され共有メモリ１に送出される。ローカ
ルメモリアクセスの場合、ＡＮＤ回路１６．１７により
選択されローカルメモリ５に送出される。
報が送出されると、アドレス比較回路１１ではアクセス
先が共有メモリ１か四−カルメモリ６かを判別し、アク
セス先が共有メモリｌの場合は信号線１２に信号″１”
をのせる。アクセス先がり−力ルメモリ６の場合は、信
号線１３１ｃ信号“ｌ”をのせる。また、プレ七ツサ養
から送出されるアドレス情報、読出し／書込み信号は、
共有メモリアクセスの場合、それぞれＡＮＤ回線１４．
１５により選択され共有メモリ１に送出される。ローカ
ルメモリアクセスの場合、ＡＮＤ回路１６．１７により
選択されローカルメモリ５に送出される。
次に、第６図を用いて、ＤＭＡ回路８によりメモリ間デ
ータ転送を行う場合のメモリアクセス制御回路７の構成
、動作を説明する。２２は、プロ、セッサからＤＭＡ回
路８に対する制御信号線、２３は転送元メモリに対する
読出し／書込みデータ線、２４は転送先メモリに対する
読出し／書込みデータ線、２５はＤＭＡ回路８から、共
有メモリｌまたはｐ−カルメモリ５に送出されるアドレ
ス線、２８は転送先メモリが共有メモリｌかローカルメ
モリ６かを示すラッチ回路で、プロセッサ４により信号
線２６を介して転送先メモリ（共有メモリｌまたはり一
カルメモリ５）が指定される。２９は、転送元メモリが
共有メモリｌかローカルメモリ６かを示すラッチ回路で
、プロセッサ４により信号４ｍ２７を介して転送元メモ
リ（共有メモリｌまたはローカルメモリ５）が指定され
る。
ータ転送を行う場合のメモリアクセス制御回路７の構成
、動作を説明する。２２は、プロ、セッサからＤＭＡ回
路８に対する制御信号線、２３は転送元メモリに対する
読出し／書込みデータ線、２４は転送先メモリに対する
読出し／書込みデータ線、２５はＤＭＡ回路８から、共
有メモリｌまたはｐ−カルメモリ５に送出されるアドレ
ス線、２８は転送先メモリが共有メモリｌかローカルメ
モリ６かを示すラッチ回路で、プロセッサ４により信号
線２６を介して転送先メモリ（共有メモリｌまたはり一
カルメモリ５）が指定される。２９は、転送元メモリが
共有メモリｌかローカルメモリ６かを示すラッチ回路で
、プロセッサ４により信号４ｍ２７を介して転送元メモ
リ（共有メモリｌまたはローカルメモリ５）が指定され
る。
３０．３１はＮＯＴ回路で、３２．３３．３４−、３５
゜３６．３７はＡＮＤ回路、３８．３ＱはＯＲ回路であ
る。４０は共有メモリｌに対するアドレス線、４１は共
有メモリ１に対する読出し／書込みデータ＋に、４２は
ローカルメモリｂに対するアドレス線−４３はローカル
メモリ◇に対する読出し／書込みデータ線である。転送
先メモリラッチ回路２８により転送先メモリが共有メモ
リ１に選択された場合（この場合、転送先メモリラッチ
回路２８からの出力は“１″）は、ＤＭＡ回路８から転
送先メモリに対する読出し／書込みデータ信号が発せら
れると、ＡＮＤｇ路３２、ＯＲ回路３８を経由し、信号
線４１により共有メモリＩＫ送出される。また、伝送先
メモリがローカルメモリ５に選択された場合（この場合
、転送先メモリラッチ回路２８からの出力は’Ｏ”）は
、ＤＭＡ回路８から転送先メモリに対する読出し／書込
みデータ信号が発せられると、ＡＮＤ回路３３．ＯＲ回
路３９を経由し、（ｄ号線４３によりローカルメモリ５
に送出される。同様に１転送元メモリラッチ回路２９に
より転送元メモリが共有メモリ１に選択された場合（こ
の場合、転送元メモリラッチ回路２９からの出力は“°
１”）、ＤＭＡＮ路８から転送元メモリに対する読出し
／書込みデータ信号が発せられると、ＡＮＤ回路３４．
ＯＲ＠路３８な経由し、信号線４１により浜有メモリ１
に送出される。また、転送元メモリが四−カルメモリ５
に選択された場合（この場合、転送元メモリラッチ回路
２ｇからの出力は“０′”）は、ＤＭＡ回路８から転送
元メモリに対する続出し／書込みデータ信号が発せられ
ると、ＡＮＤ回路３５．ＯＲ回路３９を経由して信号線
４３により四−力ルメモリ５に送出される。
゜３６．３７はＡＮＤ回路、３８．３ＱはＯＲ回路であ
る。４０は共有メモリｌに対するアドレス線、４１は共
有メモリ１に対する読出し／書込みデータ＋に、４２は
ローカルメモリｂに対するアドレス線−４３はローカル
メモリ◇に対する読出し／書込みデータ線である。転送
先メモリラッチ回路２８により転送先メモリが共有メモ
リ１に選択された場合（この場合、転送先メモリラッチ
回路２８からの出力は“１″）は、ＤＭＡ回路８から転
送先メモリに対する読出し／書込みデータ信号が発せら
れると、ＡＮＤｇ路３２、ＯＲ回路３８を経由し、信号
線４１により共有メモリＩＫ送出される。また、伝送先
メモリがローカルメモリ５に選択された場合（この場合
、転送先メモリラッチ回路２８からの出力は’Ｏ”）は
、ＤＭＡ回路８から転送先メモリに対する読出し／書込
みデータ信号が発せられると、ＡＮＤ回路３３．ＯＲ回
路３９を経由し、（ｄ号線４３によりローカルメモリ５
に送出される。同様に１転送元メモリラッチ回路２９に
より転送元メモリが共有メモリ１に選択された場合（こ
の場合、転送元メモリラッチ回路２９からの出力は“°
１”）、ＤＭＡＮ路８から転送元メモリに対する読出し
／書込みデータ信号が発せられると、ＡＮＤ回路３４．
ＯＲ＠路３８な経由し、信号線４１により浜有メモリ１
に送出される。また、転送元メモリが四−カルメモリ５
に選択された場合（この場合、転送元メモリラッチ回路
２ｇからの出力は“０′”）は、ＤＭＡ回路８から転送
元メモリに対する続出し／書込みデータ信号が発せられ
ると、ＡＮＤ回路３５．ＯＲ回路３９を経由して信号線
４３により四−力ルメモリ５に送出される。
上記のように、転送先メモリラッチ回路２８゜転送元メ
モリランチ回路２９により転送先メモリ。
モリランチ回路２９により転送先メモリ。
転送元メモリが指定でき、共有メモリ１および四−力ル
メモリｂの任意のアドレス空間について、共有メモリー
ローカルメモリ間、共有メモリー共有メモリ間、ｐ−力
ルメモリーローカルメモリ間のＤＭＡ転送が可能である
。
メモリｂの任意のアドレス空間について、共有メモリー
ローカルメモリ間、共有メモリー共有メモリ間、ｐ−力
ルメモリーローカルメモリ間のＤＭＡ転送が可能である
。
なお１１２−カルメモリージ−カルメモリ間の転送は、
同一の四−カルメモリδ内の特定アドレスＡを転送元Ｓ
Ｂを転送先に指定し、人のデータをローカル・バス６を
介してメモリアクセス制御回路°γまで転送した後、さ
らにローカル・バス６ヲ介し′Ｃ同一ローカル・メモリ
６のＢＫ妃送する。
同一の四−カルメモリδ内の特定アドレスＡを転送元Ｓ
Ｂを転送先に指定し、人のデータをローカル・バス６を
介してメモリアクセス制御回路°γまで転送した後、さ
らにローカル・バス６ヲ介し′Ｃ同一ローカル・メモリ
６のＢＫ妃送する。
コノヨウに、本実Ｕａｔ例においては、プロセッサ４が
ＣＰＵ命令によりアクセスできる共有メモリｌの範囲を
少なくして信頼性を向上させるとともに１共有メモリ１
の他のアドレス空間については、四−カル・メモリ５の
アドレス空間と重複させ、共有メモリｌのアドレス空間
の大きさに依存することなく、ローカル・メモリ５のア
ドレス空間の拡張を行えるようにしている。ＤＭＡ１ｇ
ｌＮ３は、共有メモリ１と四−カル・メモリ５の重候ア
ドレス空間の間のデータ転送を行い、メモリアクセス制
御回路７が共有メモリｌ、ローカル・メモリ５のアドレ
ス空間の選択を行えるようにしている。
ＣＰＵ命令によりアクセスできる共有メモリｌの範囲を
少なくして信頼性を向上させるとともに１共有メモリ１
の他のアドレス空間については、四−カル・メモリ５の
アドレス空間と重複させ、共有メモリｌのアドレス空間
の大きさに依存することなく、ローカル・メモリ５のア
ドレス空間の拡張を行えるようにしている。ＤＭＡ１ｇ
ｌＮ３は、共有メモリ１と四−カル・メモリ５の重候ア
ドレス空間の間のデータ転送を行い、メモリアクセス制
御回路７が共有メモリｌ、ローカル・メモリ５のアドレ
ス空間の選択を行えるようにしている。
本発明は、近年のり−カルｍ能の拡大、イメージ処理２
図彫処理Ｉａ能の普及に伴い、入出力機器として、ディ
スク、ＭＴ、ディスプレイ、ＦＡＸ。
図彫処理Ｉａ能の普及に伴い、入出力機器として、ディ
スク、ＭＴ、ディスプレイ、ＦＡＸ。
イメージリーダ等の多気のデータの入出力を行う機器を
多数収容するシステムを、低価格なプレセッサを複数用
い、経済的に実現できるシステムを提案したものである
。第４図に示すように、１個のプロセッサが命令により
共有メモリ忙アクセスできる領域を制限することによっ
て、プロセッサの障害により破壊される共有メモリの範
囲を限定し、１個のプロセッサの障害が、システム全体
の障害に波及することを防ぐとともに、プロセッサがア
クセスするアドレス空間をローカルメモリに多く割当て
、ジ−カルメモリに多くの制御プログラム、入出力バッ
ファを配置できる。
多数収容するシステムを、低価格なプレセッサを複数用
い、経済的に実現できるシステムを提案したものである
。第４図に示すように、１個のプロセッサが命令により
共有メモリ忙アクセスできる領域を制限することによっ
て、プロセッサの障害により破壊される共有メモリの範
囲を限定し、１個のプロセッサの障害が、システム全体
の障害に波及することを防ぐとともに、プロセッサがア
クセスするアドレス空間をローカルメモリに多く割当て
、ジ−カルメモリに多くの制御プログラム、入出力バッ
ファを配置できる。
以上説明したように、本発明によれば、多電の７’ｏグ
９Ａおよヒ入出力ｆｆ！報をＵ−カルメモリ忙格納する
ことＫより、プロセッサから共有メモリへのアクセス頻
度を減少するので、システムの高性能化と高機能化を図
ることができる。また、プロセッサの障害の波及範匠を
限定するので、信頼度を向上することができ、大規模シ
ステムにマイクロプロセッサを用いたメモリ共有型マル
チプロセッサを適用することが可能になる。
９Ａおよヒ入出力ｆｆ！報をＵ−カルメモリ忙格納する
ことＫより、プロセッサから共有メモリへのアクセス頻
度を減少するので、システムの高性能化と高機能化を図
ることができる。また、プロセッサの障害の波及範匠を
限定するので、信頼度を向上することができ、大規模シ
ステムにマイクロプロセッサを用いたメモリ共有型マル
チプロセッサを適用することが可能になる。
第１図は従来のメモリ共有型マルチプロセッサ・システ
ムのブロック図、第２図は第１図の共有メモリとローカ
ル・メモリに対するアドレス割当てマツプ、第３図は本
発明の一実施例を示すメモリ共有型マルチプロセッサ・
システムのブロック図、第４図は第３図の共有メモリと
ローカル・メモリに対するメモリ・マツプ、第５図は第
３図のメモリアクセス制御回路におけるプロセッサ・ア
クセス制御部の構成図、第６図は第３図のメモリアクセ
ス制御回路におけるＤＭＡアクセス制御部の構成図であ
る。 １：共有メモリ、２：共通バス、４：プロセッサ、５
’ ”−力ルメモリ、６：ローカル・バス、７：メモリ
アクセス制御回路、８ ＋ ＤＭＡ回路、１１ニアドレ
ス比較回路、２８：転送先メモリ・ラッチ回路、２９：
転送元メモリ・ラッチ回路、７１ニブｐセツサ・アクセ
ス制御部、７２：ＤＭＡアクセス制御部。 特許出願人 日本電信重粘公社 代理人 弁理士 磯村雅俊 第 １ 図 第 ３ 図 弔２図 第 ４ 図
ムのブロック図、第２図は第１図の共有メモリとローカ
ル・メモリに対するアドレス割当てマツプ、第３図は本
発明の一実施例を示すメモリ共有型マルチプロセッサ・
システムのブロック図、第４図は第３図の共有メモリと
ローカル・メモリに対するメモリ・マツプ、第５図は第
３図のメモリアクセス制御回路におけるプロセッサ・ア
クセス制御部の構成図、第６図は第３図のメモリアクセ
ス制御回路におけるＤＭＡアクセス制御部の構成図であ
る。 １：共有メモリ、２：共通バス、４：プロセッサ、５
’ ”−力ルメモリ、６：ローカル・バス、７：メモリ
アクセス制御回路、８ ＋ ＤＭＡ回路、１１ニアドレ
ス比較回路、２８：転送先メモリ・ラッチ回路、２９：
転送元メモリ・ラッチ回路、７１ニブｐセツサ・アクセ
ス制御部、７２：ＤＭＡアクセス制御部。 特許出願人 日本電信重粘公社 代理人 弁理士 磯村雅俊 第 １ 図 第 ３ 図 弔２図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 ■共通パスを介してメモリを共有する複数個のプ宵七ツ
サが、それぞれ固有の四−カル・メモリを具備するマル
チプレセッサ・システムにおいて、グルセッサがＣＰＵ
命令によりアクセスできる共有メモリのエリアを少なく
シ、該共有メモリの他のエリアのアドレス空間を上記り
−カル・メモリのアドレス空間と重複したアドレスにす
ることを特徴とするマルチプレセッサのメモリ方式。 ■前記共有メモリと四−カル・メモリの重複アドレス間
のデータ転送は、Ｄ Ｍ Ａ （Ｄｉｒ＠ａｔ Ｍ＠ｍ
１１ｏ−ｒｙ Ａａｏ＠ｓｓ→により行い、該共有メモ
リとローカル・メモリのアドレス空間の選択は、メモリ
・アクセス制御部により行うことを特徴とする特許請求
の範囲第１項記載のマルチプレセッサのメモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013109A JPS60173655A (ja) | 1984-01-27 | 1984-01-27 | マルチプロセツサのメモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59013109A JPS60173655A (ja) | 1984-01-27 | 1984-01-27 | マルチプロセツサのメモリ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173655A true JPS60173655A (ja) | 1985-09-07 |
Family
ID=11823980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59013109A Pending JPS60173655A (ja) | 1984-01-27 | 1984-01-27 | マルチプロセツサのメモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173655A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161295A (ja) * | 1985-09-02 | 1987-07-17 | Toshiba Corp | 電子交換機 |
| JPH03219359A (ja) * | 1990-01-25 | 1991-09-26 | Koufu Nippon Denki Kk | インタフェース回路 |
| EP0476962A2 (en) * | 1990-09-18 | 1992-03-25 | Fujitsu Limited | System for configuring a shared storage |
| JPH0844674A (ja) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | プロセッサ |
| JPH09198355A (ja) * | 1997-03-07 | 1997-07-31 | Hitachi Ltd | プロセッサシステム |
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
-
1984
- 1984-01-27 JP JP59013109A patent/JPS60173655A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62161295A (ja) * | 1985-09-02 | 1987-07-17 | Toshiba Corp | 電子交換機 |
| US5909052A (en) * | 1986-03-12 | 1999-06-01 | Hitachi, Ltd. | Semiconductor device having plural chips with the sides of the chips in face-to-face contact with each other in the same crystal plane |
| US5968150A (en) * | 1986-03-12 | 1999-10-19 | Hitachi, Ltd. | Processor element having a plurality of CPUs for use in a multiple processor system |
| US6379998B1 (en) | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| JPH03219359A (ja) * | 1990-01-25 | 1991-09-26 | Koufu Nippon Denki Kk | インタフェース回路 |
| EP0476962A2 (en) * | 1990-09-18 | 1992-03-25 | Fujitsu Limited | System for configuring a shared storage |
| EP0476962A3 (ja) * | 1990-09-18 | 1995-03-01 | Fujitsu Ltd | |
| US5890218A (en) * | 1990-09-18 | 1999-03-30 | Fujitsu Limited | System for allocating and accessing shared storage using program mode and DMA mode |
| US5963976A (en) * | 1990-09-18 | 1999-10-05 | Fujitsu Limited | System for configuring a duplex shared storage |
| JPH0844674A (ja) * | 1995-08-09 | 1996-02-16 | Hitachi Ltd | プロセッサ |
| JPH09198355A (ja) * | 1997-03-07 | 1997-07-31 | Hitachi Ltd | プロセッサシステム |
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