JPS59165287A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPS59165287A JPS59165287A JP58040059A JP4005983A JPS59165287A JP S59165287 A JPS59165287 A JP S59165287A JP 58040059 A JP58040059 A JP 58040059A JP 4005983 A JP4005983 A JP 4005983A JP S59165287 A JPS59165287 A JP S59165287A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory access
- data
- control device
- main storage
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の層する技術分野
本発明は複数の演算制御装置１人出力制御装置Ｗ。
キャッシュメモリを含むメモリ制御装置および主記憶装
置ｒ有し、各制御装置間で主記憶装置上のデータを共有
するマルチプロセッサシステムにおける装置間メモリア
クセスインタフェースに関する０ 従来技術 大型の情報処理システムにおいては、？Ｘ算制御装置の
処理速度向上に対し主記憶用素子の処理速度は相対的に
改善されていない。このため両者の処理能力の差が問題
となっている。この主記憶装置の負荷を改善するために
はストアイン方式のキャッシュメモリの採用が有効であ
る。しかし、ストアイン方式のキャッシュメモリを演算
制御装置内に設置した場合、各キャッシュメモリ間のデ
ータ一致制御は複雑なものとなシ、また性能上のオーバ
ーヘッドも大きい。このため、各メモリ制御装置内にス
トアイン方式のキャッシュメモリを設置し、各キャッシ
ュメモリ上のデータは完全にワト他的に分割する方式が
有効となる。第１図にはこのようにメモリ制御装置内に
ストアイ／方式のキャッジ−メモリを設置したときの従
来のシステムにおける装置間インタフェース接続関係を
示している。主記憶装置１００および２００はそれぞれ
１台のメモリ制御装置ｌｌＯおよび２１０のみと接続さ
れている。各メモリ制御装置１１０および２１０内のキ
ャッシュメモリ１１５および２１５は対応する主記憶装
置１００および２００のデータを保持することかできる
。つマシキャッシュメモリ１１５および２１５に保持さ
れたデータは常に異なるアドレスのものであシ、同一ア
ドレスのデータが両キャッシュメモリ上にともに保持さ
れることはない。このため演算制御装置１５０，１５１
，２５０および２５１嘔よひ入出力制御装置１３０，１
３１，２３０および２３１からのデータ格納および読出
しに対して常に対応するキャッシュメモリからキャッシ
ュメモリのデータ一致制御なしで最新のデータをアクセ
スすることが可能となる。しかし、任意の演算制御装置
または入出力制御装置は任意の主記憶上のデータをアク
セス可能としなければならないため、従来のシステムに
おいては、各メモリ制御装置はシステム内すべての演算
制御装置及び入出力制御装置との間のメモリアクセスイ
ンタフェースを持たなければならない。このメモリアク
セスインタフェースの数は演算制御装置および入出力制
御装置の数が増えてくると比例して増えるため、金物量
増大、物理信号ピン数増大およびインタフェースケーブ
ル長増大の負担は大きなものとなる。
置ｒ有し、各制御装置間で主記憶装置上のデータを共有
するマルチプロセッサシステムにおける装置間メモリア
クセスインタフェースに関する０ 従来技術 大型の情報処理システムにおいては、？Ｘ算制御装置の
処理速度向上に対し主記憶用素子の処理速度は相対的に
改善されていない。このため両者の処理能力の差が問題
となっている。この主記憶装置の負荷を改善するために
はストアイン方式のキャッシュメモリの採用が有効であ
る。しかし、ストアイン方式のキャッシュメモリを演算
制御装置内に設置した場合、各キャッシュメモリ間のデ
ータ一致制御は複雑なものとなシ、また性能上のオーバ
ーヘッドも大きい。このため、各メモリ制御装置内にス
トアイン方式のキャッシュメモリを設置し、各キャッシ
ュメモリ上のデータは完全にワト他的に分割する方式が
有効となる。第１図にはこのようにメモリ制御装置内に
ストアイ／方式のキャッジ−メモリを設置したときの従
来のシステムにおける装置間インタフェース接続関係を
示している。主記憶装置１００および２００はそれぞれ
１台のメモリ制御装置ｌｌＯおよび２１０のみと接続さ
れている。各メモリ制御装置１１０および２１０内のキ
ャッシュメモリ１１５および２１５は対応する主記憶装
置１００および２００のデータを保持することかできる
。つマシキャッシュメモリ１１５および２１５に保持さ
れたデータは常に異なるアドレスのものであシ、同一ア
ドレスのデータが両キャッシュメモリ上にともに保持さ
れることはない。このため演算制御装置１５０，１５１
，２５０および２５１嘔よひ入出力制御装置１３０，１
３１，２３０および２３１からのデータ格納および読出
しに対して常に対応するキャッシュメモリからキャッシ
ュメモリのデータ一致制御なしで最新のデータをアクセ
スすることが可能となる。しかし、任意の演算制御装置
または入出力制御装置は任意の主記憶上のデータをアク
セス可能としなければならないため、従来のシステムに
おいては、各メモリ制御装置はシステム内すべての演算
制御装置及び入出力制御装置との間のメモリアクセスイ
ンタフェースを持たなければならない。このメモリアク
セスインタフェースの数は演算制御装置および入出力制
御装置の数が増えてくると比例して増えるため、金物量
増大、物理信号ピン数増大およびインタフェースケーブ
ル長増大の負担は大きなものとなる。
発明の目的
本発明の目的は、各装置間のメモリアクセスインタフェ
ースの数を減らすことによシ、金物量削減、物理信号ビ
ン数削減、装置間メモリアクセスインタフェースケーブ
ル長を短縮するようにした情報処理システムを提供する
ことにある。
ースの数を減らすことによシ、金物量削減、物理信号ビ
ン数削減、装置間メモリアクセスインタフェースケーブ
ル長を短縮するようにした情報処理システムを提供する
ことにある。
発明の構成
本発明のシステムは、複数のメモリ制御装置を有する情
報処理システムにおいて、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
演算制御装置と、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
入出力制御装置と、 有効状態にあるインタフェースとしてそれぞれが前記複
数のメモリ制御装置の１つに接続されるメモリアクセス
インタフェースを有する複数の主記憶装置と、 前記複数のメモリ制御装置のそれぞれを相互に接続する
メモリアクセスインタフェースとを備え、前記複数のメ
モリアクセス制御装置のそれぞれは、前記演神［制御装
置または前記入出力副側１装置からのメモリアクセス要
求が前記複数のメモリ制御装置のうちの他の装置と有効
状態にあるメモリアクセスインタフェースを持つ主記憶
装置に対応するものであるとき、前記メモリ制御装置か
ら前記性のメモリ制御装置に対しメモリアクセス要求を
行なうようにしたことを特徴とする。
報処理システムにおいて、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
演算制御装置と、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
入出力制御装置と、 有効状態にあるインタフェースとしてそれぞれが前記複
数のメモリ制御装置の１つに接続されるメモリアクセス
インタフェースを有する複数の主記憶装置と、 前記複数のメモリ制御装置のそれぞれを相互に接続する
メモリアクセスインタフェースとを備え、前記複数のメ
モリアクセス制御装置のそれぞれは、前記演神［制御装
置または前記入出力副側１装置からのメモリアクセス要
求が前記複数のメモリ制御装置のうちの他の装置と有効
状態にあるメモリアクセスインタフェースを持つ主記憶
装置に対応するものであるとき、前記メモリ制御装置か
ら前記性のメモリ制御装置に対しメモリアクセス要求を
行なうようにしたことを特徴とする。
発明の実施例
次に本発明の一実施例を図面を参照して詳細に説明する
。
。
第２図を参照すると、本発明の一実施例は主記憶ｇ Ｉ
ｇ １００および２００、キャッシュメモリ１１５およ
び２１５を有するメモリ制御装置１１０および２１０、
演算制御装置１５０，１５１，２５０および２５１およ
び入出力制御装置１３０，１３１，２３０ 。
ｇ １００および２００、キャッシュメモリ１１５およ
び２１５を有するメモリ制御装置１１０および２１０、
演算制御装置１５０，１５１，２５０および２５１およ
び入出力制御装置１３０，１３１，２３０ 。
および２３１から構成され”Ｃいる。
前記演算制御装置１５０，１５１，２５０および２５１
のそ１１それと前記入出力制御装置１３０，１３１ 。
のそ１１それと前記入出力制御装置１３０，１３１ 。
２３０および２３１のそれぞれはそれぞれ対応する１台
の前記メモリ制御装置１１０または２１０とメモリアク
セスインタフェースで接続されている。
の前記メモリ制御装置１１０または２１０とメモリアク
セスインタフェースで接続されている。
また前記メモリ制御装置１１０と２１０との間にメモリ
アクセスインタフェース３００が新設されている。前記
演算制御装置１５０が前記主記憶装置１００に対応する
データへのメモリアクセスを磨製としたときは、前記装
置１５０はメモリ制御装動１１０にメモリアクセス要求
を行ない、従来の装置と同様にキャッシュメモリ １１
５またはキャッシュメモリ１１５上に対応データが存在
しないときは主記憶装置１００のデータがアクセス芒れ
る。演算制御装置１５’０が主記憶装置２００に対応す
るデータへのメモリアクセスを必要としたときは、やは
シメモリアクセスインタフェースが接続されたメモリ制
御装置１１０にメモリアクセス要求を行なう。メモリ制
＠１装置１１０ではこのメモリアクセス要求がメモリ制
御装置２１０に接続された主記憶装置に対応するデータ
へのアクセスであることを検出すると、メモリ制御架！
２１０に対しメモリアクセス要求がインタフェース３
００を介して行なわれる。メモリ制御装置２１０では従
来装置と同様にキャッシュメモリ ２１５または主記憶
装置２００へのメモリアクセスを行なう。
アクセスインタフェース３００が新設されている。前記
演算制御装置１５０が前記主記憶装置１００に対応する
データへのメモリアクセスを磨製としたときは、前記装
置１５０はメモリ制御装動１１０にメモリアクセス要求
を行ない、従来の装置と同様にキャッシュメモリ １１
５またはキャッシュメモリ１１５上に対応データが存在
しないときは主記憶装置１００のデータがアクセス芒れ
る。演算制御装置１５’０が主記憶装置２００に対応す
るデータへのメモリアクセスを必要としたときは、やは
シメモリアクセスインタフェースが接続されたメモリ制
御装置１１０にメモリアクセス要求を行なう。メモリ制
＠１装置１１０ではこのメモリアクセス要求がメモリ制
御装置２１０に接続された主記憶装置に対応するデータ
へのアクセスであることを検出すると、メモリ制御架！
２１０に対しメモリアクセス要求がインタフェース３
００を介して行なわれる。メモリ制御装置２１０では従
来装置と同様にキャッシュメモリ ２１５または主記憶
装置２００へのメモリアクセスを行なう。
データ読出しのメモリアクセスのときは読出されたデー
タがメモリ制御装置１１０およびインタフェース３００
を介して要求元の演算制御装置１５０に送られる。
タがメモリ制御装置１１０およびインタフェース３００
を介して要求元の演算制御装置１５０に送られる。
以上の動作の詳細を第３図を用いてさらに説明する。第
３図はメモリ制御装置１１０，２１０の内部構成を示し
たブロック図である。演算制御装置１５０がメモリアク
セスを必要としたとき、メモリ制御装置１１０に対しメ
モリアクセス要求が緋１６０を介して行なわれる。ｍ１
６ｏを介して送られるメモリアクセス要求にはメモリ制
御装置１１０に対する動作指示内容、メモリアドレスお
よび書込要求時のみに存在する書込データが含ぼれる。
３図はメモリ制御装置１１０，２１０の内部構成を示し
たブロック図である。演算制御装置１５０がメモリアク
セスを必要としたとき、メモリ制御装置１１０に対しメ
モリアクセス要求が緋１６０を介して行なわれる。ｍ１
６ｏを介して送られるメモリアクセス要求にはメモリ制
御装置１１０に対する動作指示内容、メモリアドレスお
よび書込要求時のみに存在する書込データが含ぼれる。
メモリ制御装置１１０では線１６０の上記メモリアクセ
ス要求を演算装置１５０用メモリアクセス受付回路１２
０で受取る。メモリ制御装置１１０内には自系用メモリ
アクセス選択回路１２５と他系用メモリアクセス選択回
路１２６とがあシ、それぞれ各メモリアクセス要求元１
３０，１３１゜１５０および１５１から線１６２．１６
３．１６０および１６１を介して与えられるメモリアク
セス要求を受付は保持する各メモリアクセス受付回路１
２２゜１２３．１２０および１２１内にあるメモリアク
セス要求から処理すべきメモリアクセス要求を選択する
機能を持つ。前記白糸用メモリアクセス選択回路１２５
は主記憶装置１００に対応するデータへのメモリアクセ
ス要求を選択する。他系用メモリアクセス選択回路１２
６は主記憶装置２００に対応するデータへのメモリアク
セス要求を選択する。
ス要求を演算装置１５０用メモリアクセス受付回路１２
０で受取る。メモリ制御装置１１０内には自系用メモリ
アクセス選択回路１２５と他系用メモリアクセス選択回
路１２６とがあシ、それぞれ各メモリアクセス要求元１
３０，１３１゜１５０および１５１から線１６２．１６
３．１６０および１６１を介して与えられるメモリアク
セス要求を受付は保持する各メモリアクセス受付回路１
２２゜１２３．１２０および１２１内にあるメモリアク
セス要求から処理すべきメモリアクセス要求を選択する
機能を持つ。前記白糸用メモリアクセス選択回路１２５
は主記憶装置１００に対応するデータへのメモリアクセ
ス要求を選択する。他系用メモリアクセス選択回路１２
６は主記憶装置２００に対応するデータへのメモリアク
セス要求を選択する。
メモリアクセス要求が主記憶装置１００と主記憶装置２
００のどちらに対応するデータを必要としているかは、
メモリアクセスアドレスの１部情報によシ判断される。
００のどちらに対応するデータを必要としているかは、
メモリアクセスアドレスの１部情報によシ判断される。
メモリアクセス受付回路１２０にあるメモリアクセス要
求が、主記憶装置１００に対応するデータへのアクセス
であるとき、このメモリアクセス要求が自系用メモリア
クセス選択（ロ）路１２５によシ選択されキャッシュメ
モ１月１５に送られる。キャッシュメモリ １１５では
所望のデータがキャッシュメモリ上に存在するか否かが
調べられ存在するとき、メモリアクセス要求が読出し要
求であるなら、そのデータが読出データ選択（ロ）路１
２８を介してメモリアクセス要求元である演算制御装置
１５０に送られる。メモリアクセス要求が書込要求であ
るならキャッジ−メモリ上の対応ｊるデータが賽換えら
れる。所望のデータがキャッシュメモリ上に存在しない
ときは、主記憶アクセス回路１２７を介して主記憶装置
１００に対し所望のデータを含むブロックの読出し扱求
か線１０２を介して行なわれる。主記憶装置１００から
ブロック読出しデータが線１０３を介して送られてくる
とこのデータがキャッシュメモリ１１５の予め定められ
たブロックに書込互れる。上記メモリアクセス要求が読
出し要求であるなら主記憶装置１００から線１０３を介
して送られてさた上記ブロック読出データのうち所要の
データが読出データ選択回路１２８を介してメモリアク
セス要求元である頂譜−制御装置１５０に送られる。上
記メモリアクセス要求が肖込み要求であるなら、新たに
主記憶装さ１００からキャッシュメモリ１１５上に持っ
てこられたブロックデータのうち書込要求で指定された
データが書換えられる。
求が、主記憶装置１００に対応するデータへのアクセス
であるとき、このメモリアクセス要求が自系用メモリア
クセス選択（ロ）路１２５によシ選択されキャッシュメ
モ１月１５に送られる。キャッシュメモリ １１５では
所望のデータがキャッシュメモリ上に存在するか否かが
調べられ存在するとき、メモリアクセス要求が読出し要
求であるなら、そのデータが読出データ選択（ロ）路１
２８を介してメモリアクセス要求元である演算制御装置
１５０に送られる。メモリアクセス要求が書込要求であ
るならキャッジ−メモリ上の対応ｊるデータが賽換えら
れる。所望のデータがキャッシュメモリ上に存在しない
ときは、主記憶アクセス回路１２７を介して主記憶装置
１００に対し所望のデータを含むブロックの読出し扱求
か線１０２を介して行なわれる。主記憶装置１００から
ブロック読出しデータが線１０３を介して送られてくる
とこのデータがキャッシュメモリ１１５の予め定められ
たブロックに書込互れる。上記メモリアクセス要求が読
出し要求であるなら主記憶装置１００から線１０３を介
して送られてさた上記ブロック読出データのうち所要の
データが読出データ選択回路１２８を介してメモリアク
セス要求元である頂譜−制御装置１５０に送られる。上
記メモリアクセス要求が肖込み要求であるなら、新たに
主記憶装さ１００からキャッシュメモリ１１５上に持っ
てこられたブロックデータのうち書込要求で指定された
データが書換えられる。
メモリアクセス受付回路１２０にあるメモリアクセス要
求が、主記憶装置 ２００に対応するデータへのアクセ
スであるときは、このメモリアクセス要求は他系用メモ
リアクセス選択回路１２６によシ選択され、メモリ制御
装置 ２１０内の自系用メモリアクセス選択回路２２５
に、メモリ制御装置１１０からのメモリアクセス要求３
０１として送られる。このメモリアクセス要求３０１は
自系用メモリアクセス選択回路２２５で選択されキャッ
シュメモリ２１５に送られる。以後の処理は上記のキャ
ッシュメモリ １１５における動作と同様゛である。し
かし、上記メモリアクセス要求が読出し要求であるとき
は読出データ選択回路２２８で選択きれ線３０４を介し
て与えられる読出データ例神がメモリ側角ｊ装置１１０
内の読出データ選択回路１２８に送られ、さらに、メモ
リアクセス要求元である演算制御装置１５０に送られる
。
求が、主記憶装置 ２００に対応するデータへのアクセ
スであるときは、このメモリアクセス要求は他系用メモ
リアクセス選択回路１２６によシ選択され、メモリ制御
装置 ２１０内の自系用メモリアクセス選択回路２２５
に、メモリ制御装置１１０からのメモリアクセス要求３
０１として送られる。このメモリアクセス要求３０１は
自系用メモリアクセス選択回路２２５で選択されキャッ
シュメモリ２１５に送られる。以後の処理は上記のキャ
ッシュメモリ １１５における動作と同様゛である。し
かし、上記メモリアクセス要求が読出し要求であるとき
は読出データ選択回路２２８で選択きれ線３０４を介し
て与えられる読出データ例神がメモリ側角ｊ装置１１０
内の読出データ選択回路１２８に送られ、さらに、メモ
リアクセス要求元である演算制御装置１５０に送られる
。
以上の動作は他の演算制御装置または入出力制御装置か
らのメモリアクセス要求に対しても同様に行なわれる。
らのメモリアクセス要求に対しても同様に行なわれる。
このようにメモリ制御装置間のメモリアクセスインタフ
ェースを設置することにより、メモリ制御装置と演算制
御装置または入出力制御装置間のメモリアクセスインタ
フェースの数を減らすことが可能となる。本発明の効果
はシステム内の演算制御装置および入出力制御装置の台
数が増加する程大きくなる。
ェースを設置することにより、メモリ制御装置と演算制
御装置または入出力制御装置間のメモリアクセスインタ
フェースの数を減らすことが可能となる。本発明の効果
はシステム内の演算制御装置および入出力制御装置の台
数が増加する程大きくなる。
本発明の実施例では主記憶装置１００および２００は各
メモリ制御装置１１０と２１０との間のみ接続された例
を示したが、システム構成の目由柑を持たせるため他の
メモリ制御装置間とのメモリアクセスインタフェース４
００，４０１を物理的に設置することも可能である。こ
れと同時に装置間接続が論理的に有効でめシ得るのはイ
ンタフェース１０１と２０１ 、４００と４０１，１０
１と４０１および２０１と４００の組合せの範囲内であ
る。
メモリ制御装置１１０と２１０との間のみ接続された例
を示したが、システム構成の目由柑を持たせるため他の
メモリ制御装置間とのメモリアクセスインタフェース４
００，４０１を物理的に設置することも可能である。こ
れと同時に装置間接続が論理的に有効でめシ得るのはイ
ンタフェース１０１と２０１ 、４００と４０１，１０
１と４０１および２０１と４００の組合せの範囲内であ
る。
また以上の記述ではメモリ制御装置内にキャッシュメモ
リが設置されている場合について説明したが、キャッシ
ュメモリが設置されてなくて演算制御装置や入出力装置
の台数が多いシステムでもメモリアクセスインタフェー
スを削減する目的で本発明のような構成をとることが可
能である。
リが設置されている場合について説明したが、キャッシ
ュメモリが設置されてなくて演算制御装置や入出力装置
の台数が多いシステムでもメモリアクセスインタフェー
スを削減する目的で本発明のような構成をとることが可
能である。
発明の効果
本発明はストアイン方式のキャッシュメモリをメモリ制
御装置内に有するマルチプロセッサ構成の情報処理シス
テムにおいて、メモリ制御装置間にメモリアクセスイン
タフェースを設置することによシ、システム全体でのメ
モリアクセスインタフェース数を少なくシ、ハードウェ
アの負担を軽減することを可能とする。
御装置内に有するマルチプロセッサ構成の情報処理シス
テムにおいて、メモリ制御装置間にメモリアクセスイン
タフェースを設置することによシ、システム全体でのメ
モリアクセスインタフェース数を少なくシ、ハードウェ
アの負担を軽減することを可能とする。
第１図は従来システムにおけるシステム構成を示す図、
および第２図および第３図は本発明の一実施例を示す図
である。 第１図から第３図において、１００．２００・・印・主
記憶装置、１１０，２１０・・・用メモリ制御装置、１
１５−．２１５”・・キャッシュメモリ、１５０，１５
１゜２５０．２５１・・・・・・演算制御装置、１３０
，１３１゜２２５・・・・・・自系用メモリアクセス選
択−１路、１２６゜２２６・・・・・・他系用メモリア
クセス選択回路、１２７゜２２７・・・・・・主記憶ア
クセス回路、１２８．２２８・・・・・・読出データ選
択回路。 ゛−−１〜・− 冥 ／ ７ １３ρ ｔ３ｙ ｙ６１／ １５１ Ｆ６ａ るｌ
とヅ ２３１Ｖ；２図 Ｂｌ） ／、３１ ７５７） ／、５７ Ｆ１ａ
Ｆ６１ １’３ρ ｚ、３７第 ３ 図 ／、３０ １３Ｉ ムｌ） １．’；１
２５θ ２り／２３ρ ２３Ｉ手続補正書輸幻 特許庁長官 殿 １、事件の表示 昭和５８年特 許願第４００５
９号２、発明の名称 情報処理システム３、補正を
する者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号−住友三田
ビル議 （連絡先 日本電気株、弐ｊ社特許部）５、補正の対象 明細書の特許請求の範囲の桐 ６、補正の内容 別紙のとお） ヶゆＡ ４Ｆよ 、ヮ − ′− 目 ζ 別 紙 特許請求の範囲 複数のメモリ制御装置を有する情報処理システムにおい
て、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
演算制御装置と、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
入出力制御装置と、 有効状態にあるインタフェースとしてそれぞれが前記複
数のメモリ制御装置の１つに接続されるメモリアクセス
インタフェースを有する複数の主記憶装置と、 前記複数のメモリ制御装置のそれぞれを相互に接続する
メモリアクセスインタフェースとを備え、前記複数のメ
モリ制御装置のそれぞれは、前記演算制御装置または前
記人出力制御装置からのメモリアクセス要求が前記複数
のメモリ制御装置のうちの他の装置と有効状態におるメ
モリアクセスインタフェースを持つ主記憶装置に対応す
るものであるとき、前記メモリ制御装置から前記他のメ
モリ制御装置に対しメモリアクセス要求を行なうように
１したことを特徴とする情報処理システム。
および第２図および第３図は本発明の一実施例を示す図
である。 第１図から第３図において、１００．２００・・印・主
記憶装置、１１０，２１０・・・用メモリ制御装置、１
１５−．２１５”・・キャッシュメモリ、１５０，１５
１゜２５０．２５１・・・・・・演算制御装置、１３０
，１３１゜２２５・・・・・・自系用メモリアクセス選
択−１路、１２６゜２２６・・・・・・他系用メモリア
クセス選択回路、１２７゜２２７・・・・・・主記憶ア
クセス回路、１２８．２２８・・・・・・読出データ選
択回路。 ゛−−１〜・− 冥 ／ ７ １３ρ ｔ３ｙ ｙ６１／ １５１ Ｆ６ａ るｌ
とヅ ２３１Ｖ；２図 Ｂｌ） ／、３１ ７５７） ／、５７ Ｆ１ａ
Ｆ６１ １’３ρ ｚ、３７第 ３ 図 ／、３０ １３Ｉ ムｌ） １．’；１
２５θ ２り／２３ρ ２３Ｉ手続補正書輸幻 特許庁長官 殿 １、事件の表示 昭和５８年特 許願第４００５
９号２、発明の名称 情報処理システム３、補正を
する者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号−住友三田
ビル議 （連絡先 日本電気株、弐ｊ社特許部）５、補正の対象 明細書の特許請求の範囲の桐 ６、補正の内容 別紙のとお） ヶゆＡ ４Ｆよ 、ヮ − ′− 目 ζ 別 紙 特許請求の範囲 複数のメモリ制御装置を有する情報処理システムにおい
て、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
演算制御装置と、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
入出力制御装置と、 有効状態にあるインタフェースとしてそれぞれが前記複
数のメモリ制御装置の１つに接続されるメモリアクセス
インタフェースを有する複数の主記憶装置と、 前記複数のメモリ制御装置のそれぞれを相互に接続する
メモリアクセスインタフェースとを備え、前記複数のメ
モリ制御装置のそれぞれは、前記演算制御装置または前
記人出力制御装置からのメモリアクセス要求が前記複数
のメモリ制御装置のうちの他の装置と有効状態におるメ
モリアクセスインタフェースを持つ主記憶装置に対応す
るものであるとき、前記メモリ制御装置から前記他のメ
モリ制御装置に対しメモリアクセス要求を行なうように
１したことを特徴とする情報処理システム。
Claims (1)
- 【特許請求の範囲】 複数のメモリ制御装置を有する情報処理システムにおい
て、 それぞれが前記複数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
演算制御装置と、 それぞれが前記検数のメモリ制御装置のうちの１つに接
続されるメモリアクセスインタフェースを有する複数の
入出力制御装置と、 有効状態にあるインタフェースとしてそれぞれが前記複
数のメモリ制御装置の１つに接続されるメモリアクセス
イ／り７エースを有する複数の主記憶装置と、 前記複数のメモリアクセス制御装置のそれぞれは、前記
演算制御装置または前記入出力制御装置からのメモリア
クセス要求が前記複数のメモリ制御装置のうちの他の装
置と有効状態にあるメモリアクセスインタフェースを持
つ主記憶装置に対応するものであるとき、前記メモリ制
御装置から前記他のメモリ制御装置に対しメモリアクセ
ス要求を行なうようにしたことを特徴とする情報処理シ
ステム０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040059A JPS59165287A (ja) | 1983-03-11 | 1983-03-11 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040059A JPS59165287A (ja) | 1983-03-11 | 1983-03-11 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165287A true JPS59165287A (ja) | 1984-09-18 |
Family
ID=12570346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040059A Pending JPS59165287A (ja) | 1983-03-11 | 1983-03-11 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165287A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202256A (ja) * | 1986-02-07 | 1987-09-05 | Fujitsu Ltd | 二重化情報処理システムにおける周辺バス制御装置 |
| JPS62243059A (ja) * | 1986-04-16 | 1987-10-23 | Hitachi Ltd | 記憶制御方式 |
| JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
| JP2007072616A (ja) * | 2005-09-05 | 2007-03-22 | Sony Corp | 共有メモリ装置 |
| WO2015155712A1 (en) | 2014-04-08 | 2015-10-15 | Giuliani Federico | Suspension for wheeled vehicle |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109180A (en) * | 1980-11-10 | 1982-07-07 | Ibm | Multiprocessing system |
-
1983
- 1983-03-11 JP JP58040059A patent/JPS59165287A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109180A (en) * | 1980-11-10 | 1982-07-07 | Ibm | Multiprocessing system |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH054709B2 (ja) * | 1986-04-16 | 1993-01-20 | Hitachi Ltd | |
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| WO2015155712A1 (en) | 2014-04-08 | 2015-10-15 | Giuliani Federico | Suspension for wheeled vehicle |
| US10414232B2 (en) | 2014-04-08 | 2019-09-17 | Riccardo Piergentili | Suspension for wheeled vehicle |
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