JP2857212B2 - マルチプロセッサシステムの構成制御方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 複数のプロセッサエレメントとこれらのプロセッサエ
レメントが共有するシステム記憶装置とから構成される
SCMPシステムにおけるシステムの構成制御方式に関し， 高信頼性システムである１系統のSCMPシステムから，
複数系統の高信頼なSCMPシステムの構築も可能にするこ
とを目的とし， システム記憶装置の記憶領域が複数のセグメントに分
割され，各装置間の接続状態を保持する構成制御レジス
タが該システム記憶装置のセグメント単位に接続状態を
保持するように構成され、プロセッサエレメントからシ
ステム記憶装置へのアクセスの許可制御が該セグメント
単位に行われるように構成され，プロセッサエレメント
の少なくとも一つから構成されるシステムは，各記憶装
置について，それらの記憶装置が有するセグメントの何
れか一つを用いて，二重化されたメモリアクセスを行
い，かつ他のシステムとセグメントを共用しないように
構成される。

［産業上の利用分野］ 本発明は複数のプロセッサエレメントとこれらのプロ
セッサエレメントが共有するシステム記憶装置とから構
成されるマルチプロセッサシステム（SCMP:System Coup
led Multi Processor,以下,CCMPシステムと称する）に
おけるシステムの構成制御方式に関する。

SCMPシステムにおいては、それぞれの用途に応じた種
々の形態のシステムを柔軟に構築できることが要求され
ており，特に高信頼性システムの構築が可能であること
が必要とされている。

［従来の技術］ 第６図には従来のSCMPシステムの構成例が示される。
この従来例は１系統のシステムについて示したものであ
る。図において,2a〜2dはプロセッサエレメント（PE:Pr
ocessor Ele−ment）であり，各プロセッサエレメント2
a〜2dは中央処理装置，チャネルデータ転送を制御する
チャネル処理装置，主記憶装置，中央処理装置の主記憶
アクセスとチャネル処理装置とのインタフェースを制御
する主記憶制御装置等から構成されている。なお，この
プロセッサエレメント2a〜2dはクラスタとも称される。

3A,3Bはシステム記憶装置（SSU:System Storege Uni
t）であり，各プロセッサエレメント2a〜2dに共有され
るようになっている。

このSCMPシステムでは，各システム記憶装置3A,3Bは
第７図に示されるような構成制御レジスタCFR（Ａ）,CF
R（Ｂ）をそれぞれ持っており，また各プロセッサエレ
メント2a〜2dは第８図に示されるような構成制御レジス
タCFR〜CFRをそれぞれ持っている。これらの構成制
御レジスタは装置間の接続状態を示すためのものであ
り，接続状態で“1"のビットが，未接続状態で“0"のビ
ットがセットされるようになっている。

例えば，第７図に示されるシステム記憶装置3A,3B側
の構成制御レジスタCFR（Ａ）,CFR（Ｂ）は,4つのビッ
トB0〜B3から構成され，各ビットB0〜B3は当該システム
記憶装置と各プロセッサエレメント2a〜2d間の接続状態
を示す。すなわちビットB0はプロセッサエレメント2a間
の，ビットB1はプロセッサエレメント2b間の，ビットB2
はプロセッサエレメント2c間の，および，ビットB3はプ
ロセッサエレメント2d間の接続状態をそれぞれ示してい
る。

また第８図に示されるプロセッサエレメント2a〜2d側
の構成制御レジスタCFR〜CFRは，当該プロセッサエ
レメントとシステム記憶装置3A,3B間の接続状態を示す
ものであって,2ビットからなり，ビットB0はシステム記
憶装置3Aとの，またビットB1はシステム記憶装置3Bとの
接続状態をそれぞれ示している。

このSCMPシステムでは，物理的に存在する各構成単位
と上述の構成制御レジスタの設定値によって，最小構成
から最大構成までの任意のシステムを構築できるもので
ある。

例えば第７図および第８図に示されるようにシステム
内の構成制御レジスタCFRのビットを全て“1"に設定す
ると,SCMPシステムのシステム構成は第６図に示される
ようなものになる。このシステムでは，システム記憶装
置3A,3Bにシステム内の全てのプロセッサエレメント2a
〜2dがそれぞれ接続された状態となる。

またSCMPシステムにおける各プロセッサエレメント2a
〜2dは，それぞれアドレスレジスタFSAR（Floating SSU
Address Re−gistor）と，アクセス起動回路を備えて
いる。

アドレスレジスタFSAR（Ａ）,FSAR（Ｂ）はシステム
記憶装置3A,3Bにそれぞれ一つずつ対応させて，各プロ
セッサエレメント2a〜2dがそれぞれ別々に持っているも
のであり，第９図に示されるような構成となっている。
すなわち対応するシステム記憶装置の先頭アドレスと，
記憶容量CAPを保有している。先頭アドレスから始まっ
て容量CAP分のアドレス上連続する空間が対応するシス
テム記憶装置の記憶領域となる。ここでシステム記憶装
置3Aと3Bでは，記憶領域が重ならないように先頭アドレ
スが設定される。

第10図には各プロセッサエレメント2a〜2dにそれぞれ
備えられたアクセス起動回路の構成例が示される。第10
図にはプロセッサエレメント2aについてのアクセス起動
回路が例として示されている。

第10図において,201と202は比較器であり，比較器201
にはアドレスレジスタFSAR（Ａ）から得られたシステム
記憶装置3Aの記憶領域信号とプロセッサエレメント内の
中央処理装置からのアクセス要求アドレスADDRが入力さ
れ，一方，比較器202にはアドレスレジスタFSAR（Ｂ）
から得られたシステム記憶装置3Bの記憶領域信号と上述
のアクセス要求アドレスADDRが入力されている。

比較器201,202は中央処理装置からのアクセス要求ア
ドレスADDRが各システム記憶装置3A,3Bに設定された記
憶領域に存在しているか否かをそれぞれ判断するもので
あって，その比較結果の出力信号はそれぞれAND回路20
3,204に出力される。

AND回路203には，上述の比較器201からの出力信号の
他に，システム記憶装置3Aがアクセス可能状態にあるか
否かを示すイネーブル信号ENA（Ａ）と，プロセッサエ
レメント2aの持つ構成制御レジスタCFR内のシステム
記憶装置3A対応のビットB0が入力されている。これによ
り中央処理装置からのアクセス要求アドレスADDRが規定
の記憶領域に入っているか否かの他に，対応する構成制
御レジスタのビットB0がオンであり，かつシステム記憶
装置3Aがアクセス可能状態であることがチェックされ
る。これらの条件を満たした時には，システム記憶装置
3Aに対するアクセス起動要求信号REQ（Ａ）が出力され
る。

同様にAND回路204には，比較器202からの出力信号の
他に，システム記憶装置3Bのアクセス可能状態を示すイ
ネーブル信号ENA（Ｂ）と，構成制御レジスタCFR内の
システム記憶装置3B対応のビットB1が入力され，これに
よりアクセス要求アドレスADDRが規定の記憶領域に入っ
ており，対応する構成制御レジスタのビットB1がオンで
あり，かつシステム記憶装置3Bがアクセス可能状態であ
ることがチェックされ、これらの条件を満たした時には
システム記憶装置3Bに対するアクセス起動要求信号REQ
（Ｂ）が出力される。

AND回路205にはこれらAND回路203,204の反転出力信号
が入力信号として導かれており,AND回路203,204の判定
によりアクセスが起動できない場合にはアドレス例外AE
Xが中央処理装置に送られ，このアドレス例外AEXはプロ
グラム割込みとして中央処理装置のプログラムに報告さ
れる。

［発明が解決しようとする課題］ SCMPシステムへの要件の一つとして高信頼性がある。
高信頼性であるためには，システムの中で一つの構成単
位が例えばハードウェアの破損などの障害のための動作
不能となっても，システム全体としては運用の継続が求
められる。

SCMPシステムを前述の第６図のようなシステム構成と
した場合には，同一構成単位の全てが２つ以上存在する
ことになり，完全に二重化構成となっている。したがっ
て，システム内のどの構成単位が障害によってシステム
から切り離されたとしても、運用の継続が可能であるの
で，かかるシステム構成は高信頼性システムである。

一方，この第６図に示されるような高信頼性システム
である１系統のSCMPシステムを用いて２系統のSCMPシス
テム♯0,♯１を構築しようとした場合には、第11図のよ
うなシステム構成する必要がある。この場合のシステム
記憶装置3A,3B側の構成制御レジスタCFR（Ａ）,CFR
（Ｂ）の設定値が第12図に，またプロセッサエレメント
2a〜2dの構成制御レジスタCFR〜CFRの設定値が第13
図にそれぞれ示される。

この場合,SCMPシステム♯０はシステム記憶装置3Aと
それに接続されたプロセッサエレメント2a,2bからな
り，一方,SCMPシステム♯１はシステム記憶装置3Bとそ
れに接続されたプロセッサエレメント2c,2dからなり,SC
MPシステム♯0,♯１間の接続はできなくなる。

このように第11図のSCMPシステムの構成では，各系統
♯0,♯１における構成単位であるシステム記憶装置が１
台となるので，二重化構成ではなくなり，したがって高
信頼性システムとならない。

この第11図のSCMPシステムを高信頼化システムとする
ためには,SCMPシステム♯0,♯１のそれぞれにおいて，
システム記憶装置の台数を２以上に増やす必要がある
が，このことはコストの増大を招き，またシステム記憶
装置とプロセッサエレメント間の信号線の距離が遠くな
って性能低下を招くといった問題が生じる。

本発明は上述の事情に鑑みてなされたものであり，そ
の目的とするところは，高信頼性システムである１系統
のSCMPシステムから，複数系統の高信頼なSCMPシステム
の構築も可能にすることにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係るマルチプロセッサシステムの構成制御方
式は，複数のプロセッサエレメント53〜56と，これらの
プロセッサエレメント53〜56が共有するシステム記憶装
置51,52とを含み構成されるマルチプロセッサシステム
において，システム記憶装置51,52の記憶領域が複数の
セグメントSEG0,SEG1に分割され，各装置間の接続状態
を保持する構成制御レジスタがシステム記憶装置51,52
のセグメント単位に接続状態を保持するように構成さ
れ，プロセッサエレメント53〜56からシステム記憶装置
51,52へのアクセスの許可制御がセグメント単位に行わ
れるように構成され，プロセッサエレメント53〜56の少
なくとも一つから構成されるシステムは，各記憶装置5
1,52について，それらの記憶装置が有するセグメントの
何れか一つを用いて，二重化されたメモリアクセスを行
い，かつ他のシステムとセグメントを共用しないように
構成される。

［作用］ システム記憶装置51,52の記憶領域を複数のセグメン
トSEG0,SEG1に分割し，各システム記憶装置51,52はこの
セグメントSEG0,SEG1を，構築しようとする複数系統の
システムに対してそれぞれ割り当てる。そして，構成制
御レジスタによる各装置間接続の管理をこのセグメント
単位に行い，またプロセッサエレメント53〜56からのシ
ステム記憶装置へのアクセの許可もセグメント単位に行
う。これにより，構築された複数系統のシステムには，
それぞれシステム記憶装置が２以上存在するようにな
り，高信頼化を図ることができる。

［実施例］ 以下，図面を参照して本発明の実施例を説明する。

第２図には，本発明の一実施例としての構成制御方式
により構築されたSCMPシステムが示される。図示の如
く，この実施例では２系統のSCMPシステム♯0,♯１が構
築されており，各システム記憶装置3A,3Bの記憶領域は
それぞれ二つのセグメントSEG，に分割されてい
る。

この実施例システムにおけるシステム記憶装置3A,3B
側の構成制御レジスタCFR（Ａ）とCFR（Ｂ）の例が第３
図に，またプロセッサエレメント2a〜2d側の構成制御レ
ジスタCFR〜CRFの例が第４図に示される。図からも
明らかなように，システム記憶装置側の構成制御レジス
タCFR（Ａ）,CFR（Ｂ）は従来の４ビットから８ビット
に，またプロセッサエレメント側の構成制御レジスタCF
R〜CFRは従来の２ビットから４ビットにそれぞれ増
加されており，構成制御レジスタによる制御単位がシス
テム記憶装置内のセグメントSEG，単位となってい
る。

すなわち，第３図において，システム記憶装置3A,3B
側の構成制御レジスタCFR（Ａ）,CFR（Ｂ）は，そのビ
ットB0とB1がプロセッサエレメント2aに，ビットB2とB3
がプロセッサエレメント2bに，ビットB4とB5がプロセッ
サエレメント2cに、ビットB6とB7がプロセッサエレメン
ト2dにそれぞれ対応しており，このうちB0,B2,B4,B6が
それぞれシステム記憶装置内のセグメントSEGに，ま
たB1,B3,B5,B7がそれぞれセグメントSEGに対応するよ
うになっており，それによりシステム記憶装置の各セグ
メントSEG0,SEGとプロセッサエレメント2a〜2d間の接
続状態を示すようになっている。

また，第４図において，プロセッサエレメント2a〜2d
側の構成制御レジスタCFR〜CFRは，そのビットB0と
B1がシステム記憶装置3Aに，またビットB2とB3がシステ
ム記憶装置3Bにそれぞれ対応し，そのうちビットB0,B2
がシステム記憶装置内のセグメントSEGに，ビットB1,
B3がセグメントSEGに対応してプロセッサエレメント
と各システム記憶装置3A,3BのセグメントSEG,SEG間
の接続状態を示すようになっている。

そして，各構成制御レジスタCFFのビットを第３図お
よび第４図に示されるように設定した場合，それぞれの
システム記憶装置3A,3Bは，二つの異なるSCMPシステム
♯0,♯１に共用されることになるが，システム記憶装置
3A,3B中で使用される物理的記憶領域はそれぞれのSCMP
システム♯0,♯１で独立となっている。

すなわち,SCMPシステム♯０については，プロセッサ
エレメント2aと2bがシステム記憶装置3AのセグメントSE
Gとシステム記憶装置3BのセグメントSEGに接続され
ている。一方,SCMPシステム♯１については，プロセッ
サエレメント2cと2dがシステム記憶装置3Aのセグメント
SEGとシステム記憶装置3BのセグメントSEGに接続さ
れている。

このように,SCMPシステム♯0,♯１のそれぞれには，
システム記憶装置としてシステム記憶装置3A,3Bの両方
が存在し，プロセッサエレメントも含めて完全な二重化
構成となっている。

この実施例システムにおけるプロセッサエレメント2a
〜2d側のアクセス起動回路の構成は前述の第10図に示し
たものと同様である。

一方，システム記憶装置3A,3B側には第５図に示され
る構成のアクセス受信回路がそれぞれ追加される。この
第５図の例のアクセス受信回路はシステム記憶装置3Aに
おいてプロセッサエレメント2aからのアクセス起動要求
REQ（Ａ）を受信するためのものであり，各システム記
憶装置3A,3Bには、各プロセッサエレメント2a〜2d対応
に同様なアクセス受信回路が設けられているものであ
る。よってこの実施例では各システム記憶装置3A,3Bは
それぞれ４つのアクセス受信回路を持つことになる。

第５図において,ADDRNはアクセス起動中に必要となる
システム記憶装置の記憶領域を指定するアクセス要求ア
ドレスADDR中の１ビットであり，このビットはセグメン
トSEGとSEGのどちらであるかを指定するものであ
る。このADDRN信号は論理回路34に入力され，この論理
回路34は入力信号の反転出力と非反転出力を出力する。

AND回路31には，プロセッサエレメント2aが有効状態
であることを示すイネーブル信号ENAと，プロセッサ
エレメント2aからのアクセス起動要求信号REQ（Ａ）
と，システム記憶装置3A側の構成制御レジスタCFR
（Ａ）のビットB0と，論理回路34の反転出力が入力され
る。一方,AND回路32には，上述のイネーブル信号ENA
と，アクセス起動要求REQ（Ａ）と，構成制御レジスタC
FR（Ａ）のビットB1と，論理回路34の非反転出力が入力
される。

これらAND回路31,32の出力信号はOR回路33に入力さ
れ，このOR回路33からはアクセス要求を受け付けること
を意味する“1"の要求有効信号VALが出力される。

この第５図のアクセス受信回路では，プロセッサエレ
メント2aからアクセス起動要求信号REQ（Ａ）が入力さ
れた時，このプロセッサエレメント2aに対して自分のセ
グメントSEGまたはSEGが割り当てられているか否か
をAND回路31または32で構成制御レジスタCFR（Ａ）の内
容と照合することで判定し，その判定の結果が肯定であ
れば,OR回路33を介してアクセス要求有効信号VALを出力
して，プロセッサエレメント2aからのアクセスを許可す
る。

SCMPシステム♯０は，システム記憶装置3Aのセグメン
トSEGとシステム記憶装置3BのセグメントSEGと使用
し，メモリ二重化を実現している。SCMPシステム♯１は
システム記憶装置3AのセグメントSEGとシステム記憶
装置3Bのセグメントを使用し，メモリ二重化を実現し
ている。すなわち，いずれかのシステム記憶装置が例え
ばSSU制御部の故障等により運用できない場合でも、二
つのシステム記憶装置にまたがるようにシステムの二重
化が構成されているので，故障以降においても，両シス
テムは処理を続行することが可能である。

本発明の実施にあたっては種々の変形形態が可能であ
る。例えば上述の実施例では,2系統のシステムにおける
プロセッサエレメントとシステム記憶装置の組合せを第
２図図示の如くにしたが，本発明はこれに限られるもの
ではなく，用途および障害に対する対応から種々の組合
せが考えられ，構成制御レジスタCFRの設定値を適宜変
えることで，種々の形態のシステムを容易に構築するこ
とが可能である。またプロセッサエレメント，あるいは
システム記憶装置の数も実施例のものに限定されるもの
ではない。

［発明の効果］ 以上説明したように，本発明によれば，高信頼性シス
テムである１系統のSCMPシステムから，複数系統の高信
頼なSCMPシステムを構築することが可能となる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図， 第２図は本発明の一実施例としての構成制御方式により
構築されたSCMPシステムを示すブロック図， 第３図は実施例システムにおけるシステム記憶装置側の
構成制御レジスタの構成例を示す図， 第４図は実施例システムにおけるプロセッサエレメント
側の構成制御レジスタの例を示す図， 第５図は実施例システムにおけるシステム記憶装置側に
設けられたアクセス受信回路の構成例を示す図， 第６図は従来の高信頼性システムであるSCMPシステムの
構成例を示す図， 第７図は従来システムにおけるシステム記憶装置側の構
成制御レジスタの構成例を示す図， 第８図は従来システムにおけるプロセッサエレメント側
の構成制御レジスタの構成例を示す図， 第９図は従来システムのプロセッサエレメントに設けら
れたFSARレジスタの構成例を示す図， 第10図は従来システムにおけるプロセッサエレメント側
に設けられたアクセス起動回路の構成例を示すブロック
図， 第11図は第６図のSCMPシステムから従来方式により２系
統のSCMPシステムを構築した例を示す図， 第12図は第11図システムを構築する場合のシステム記憶
装置側の構成制御レジスタの設定例を示す図，および， 第13図は第11図システムを構築する場合のプロセッサエ
レメント側の構成制御レジスタの設定例を示す図であ
る。 図において， ♯0,♯１…SCMPシステム 2a〜2d…プロセッサエレメント 3A,3B…システム記憶装置 31,32,203,204,205…AND回路 33…OR回路 210,212…比較器 CFR（Ａ）,CFR（Ｂ）…システム記憶装置3A,3B側の構成
制御レジスタ CFR〜CFR…プロセッサエレメント2a〜2d側の構成制
御レジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/16

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のプロセッサエレメント（53〜56）
   と，これらのプロセッサエレメント（53〜56）が共有す
   るシステム記憶装置（51,52）を含み構成されるマルチ
   プロセッサシステムにおいて、 該システム記憶装置（51,52）の記憶領域が複数のセグ
   メント（SEG0,SEG1）に分割され， 各装置間の接続状態を保持する構成制御レジスタが該シ
   ステム記憶装置（51,52）のセグメント単位に接続状態
   を保持するように構成され， 該プロセッサエレメント（53〜56）から該システム記憶
   装置（51,52）へのアクセスの許可制御が該セグメント
   単位に行われるように構成され， 該プロセッサエレメント（53〜56）の少なくとも一つか
   ら構成されるシステムは、各記憶装置（51,52）につい
   て，それらの記憶装置が有するセグメントの何れか一つ
   を用いて，二重化されたメモリアクセスを行い，かつ他
   のシステムとセグメントを共用しないように構成された
   構成制御方式。