JPS60159954A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS60159954A JPS60159954A JP1445584A JP1445584A JPS60159954A JP S60159954 A JPS60159954 A JP S60159954A JP 1445584 A JP1445584 A JP 1445584A JP 1445584 A JP1445584 A JP 1445584A JP S60159954 A JPS60159954 A JP S60159954A
- Authority
- JP
- Japan
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- bus
- address
- memory
- processor
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、それぞれメモリが接続された複数のバスをバ
ス切換部によりプロセッサに切換接続し、プロセッサか
ら各メモリにアクセス可能としたメモリ制御方式に関す
るものである。
ス切換部によりプロセッサに切換接続し、プロセッサか
ら各メモリにアクセス可能としたメモリ制御方式に関す
るものである。
従来技術と問題点
バスの転送能力等の点からそれぞれメモリ等を接続した
複数のバスを設け、バス切換部によりマイクロプロセッ
サに切換接続するマイクロプロセッサシステムが知られ
ている。例えば、第１図に示すように、メモリＭＡ、Ｍ
Ｂ、入出力装置１０Ａ、ＩＯＢを接続したバスＢＡ、Ｂ
Ｂを設け、バス切換部２によりプロセッサ（ＣＰＵ）１
に切ＩＡ接続するものである。
複数のバスを設け、バス切換部によりマイクロプロセッ
サに切換接続するマイクロプロセッサシステムが知られ
ている。例えば、第１図に示すように、メモリＭＡ、Ｍ
Ｂ、入出力装置１０Ａ、ＩＯＢを接続したバスＢＡ、Ｂ
Ｂを設け、バス切換部２によりプロセッサ（ＣＰＵ）１
に切ＩＡ接続するものである。
このようなマイクロプロセッサシステムに於いて、従来
は第２図に示す構成によりバス切換制御を行うものであ
った。同図に於いて、１はプロセッサ（ＣＰＵ） 、２
はバス切換部、ＢＡ、ＢＢはバス、ＬＢはローカルバス
、ＡＢはアドレスバス、ＤＢはデータバネ、ＭＡ、ＭＢ
はメモリ、ＬＭはローカルメモリ、３はバス切換制御部
、４は比較回路、５は境界テーブル、６はナンド回路、
７はバスＢＡの選択線、８はバスＢＢの選択線である。
は第２図に示す構成によりバス切換制御を行うものであ
った。同図に於いて、１はプロセッサ（ＣＰＵ） 、２
はバス切換部、ＢＡ、ＢＢはバス、ＬＢはローカルバス
、ＡＢはアドレスバス、ＤＢはデータバネ、ＭＡ、ＭＢ
はメモリ、ＬＭはローカルメモリ、３はバス切換制御部
、４は比較回路、５は境界テーブル、６はナンド回路、
７はバスＢＡの選択線、８はバスＢＢの選択線である。
境界テーブル５には、メモリＭＡ、ＭＢ及びローカルメ
モリＬＭのアドレス境界が設定されており、プロセッサ
１からアドレスバスＡＥに送出したアドレス情報を比較
回路４で境界テーブル５の内容と比較し、メモリＭＡ、
をアクセスするアドレス情報アあれば、バスＢＡの選択
線７にバスＢＡの選択信号を送出し、又メモリＭＢをア
クセスするアドレス情報であれば、バスＢＢの選択線８
にバスＢＢの選択信号を送出し、ローカルメモリＬＭを
アクセスするアドレス情報であれば、選択線７．８には
選択信号を送出しないものである。バス切換部２は、選
択線７，８を介して加えられる選択信号に応じてバスＢ
Ａ又はバスＢＢとプロセッサｌが直接接続されたローカ
ルバスＬＢとの切換接続を行うものである。
モリＬＭのアドレス境界が設定されており、プロセッサ
１からアドレスバスＡＥに送出したアドレス情報を比較
回路４で境界テーブル５の内容と比較し、メモリＭＡ、
をアクセスするアドレス情報アあれば、バスＢＡの選択
線７にバスＢＡの選択信号を送出し、又メモリＭＢをア
クセスするアドレス情報であれば、バスＢＢの選択線８
にバスＢＢの選択信号を送出し、ローカルメモリＬＭを
アクセスするアドレス情報であれば、選択線７．８には
選択信号を送出しないものである。バス切換部２は、選
択線７，８を介して加えられる選択信号に応じてバスＢ
Ａ又はバスＢＢとプロセッサｌが直接接続されたローカ
ルバスＬＢとの切換接続を行うものである。
従って、プロセッサ１のメモリ空間としては、第３図に
示すように、バスＢＡに接続されたメモリＭＡと、ロー
カルバスＬＢに接続されたローカルメモリＬＭと、バス
ＢＢに接続されたメモリＭＢとのアドレスが重複しない
ように形成されたものとなる。このように、従来のプロ
セッサシステムに於いては、複数のバスを設けて、それ
ぞれのバスにメモリを設けても、プロセッサのアドレス
空間以内にシステムとしてのメモリ空間が制限されるも
のであった。
示すように、バスＢＡに接続されたメモリＭＡと、ロー
カルバスＬＢに接続されたローカルメモリＬＭと、バス
ＢＢに接続されたメモリＭＢとのアドレスが重複しない
ように形成されたものとなる。このように、従来のプロ
セッサシステムに於いては、複数のバスを設けて、それ
ぞれのバスにメモリを設けても、プロセッサのアドレス
空間以内にシステムとしてのメモリ空間が制限されるも
のであった。
又、第４図に示すように、従来のベージング方式に於い
ては、同一バスＢＵＳに接続された複数のメモリＭｌ、
Ｍ２．Ｍ３． ・・・を選択する為に、プロセッサＣＰ
Ｕからイネーブル信号を信号線ｅｓに送出するか、或い
は拡張アドレス信号を送出する必要があった。
ては、同一バスＢＵＳに接続された複数のメモリＭｌ、
Ｍ２．Ｍ３． ・・・を選択する為に、プロセッサＣＰ
Ｕからイネーブル信号を信号線ｅｓに送出するか、或い
は拡張アドレス信号を送出する必要があった。
発明の目的
本発明は、プロセッサシステムのバス選択をメモリアド
レスと独立して制御することにより、プロセッサシステ
ムのメモリ容量を増大できるようにすることを目的とす
るものである。
レスと独立して制御することにより、プロセッサシステ
ムのメモリ容量を増大できるようにすることを目的とす
るものである。
発明の構成
本発明は、プロセッサにバス切換部を介して切換え可能
の複数のバスと、該複数のバスにそれぞれ接続されたメ
モリとを備えたプロセッサシステムに於いて、共通部ア
ドレスを含むメモリアドレスの境界を予め設定した境界
テーブルと、プロセッサからのメモリアドレス情報と前
記境界テーブルに設定されたアドレス境界とを比較して
バス切換種別を判定するアドレス判定回路と、前記プロ
セッサからのバス選択指定情報を保持するレジスタと、
該レジスタに保持されたバス選択指定情報と前記アドレ
ス判定回路からのバス切換種別情報とによりバス選択情
報を出力するバス選択回路とを設け、該バス選択回路か
らのバス選択情報により前記バス切換部は前記プロセッ
サに選択されたバスを接続し、且つ前記共通部アドレス
については、前記レジスタの保持内容に関係なく、共通
部を有するメモリが接続されたバスを接続するものであ
り、異なるバスに接続されたメモリに同一のアドレスを
割当てることが可能となるから、プロセッサシステムと
してのメモリ容量を増大することできることになる。以
下実施例について詳細に説明する。
の複数のバスと、該複数のバスにそれぞれ接続されたメ
モリとを備えたプロセッサシステムに於いて、共通部ア
ドレスを含むメモリアドレスの境界を予め設定した境界
テーブルと、プロセッサからのメモリアドレス情報と前
記境界テーブルに設定されたアドレス境界とを比較して
バス切換種別を判定するアドレス判定回路と、前記プロ
セッサからのバス選択指定情報を保持するレジスタと、
該レジスタに保持されたバス選択指定情報と前記アドレ
ス判定回路からのバス切換種別情報とによりバス選択情
報を出力するバス選択回路とを設け、該バス選択回路か
らのバス選択情報により前記バス切換部は前記プロセッ
サに選択されたバスを接続し、且つ前記共通部アドレス
については、前記レジスタの保持内容に関係なく、共通
部を有するメモリが接続されたバスを接続するものであ
り、異なるバスに接続されたメモリに同一のアドレスを
割当てることが可能となるから、プロセッサシステムと
してのメモリ容量を増大することできることになる。以
下実施例について詳細に説明する。
発明の実施例
第５図は、本発明の実施例の要部ブロック図であり、１
１はプロセッサ（ＣＰＵ） 、１２はバス切換部、１３
はバス切換制御部、１４は判定回路、１５は境界テーブ
ル、１６はレジスタ、１７はバス選択回路、１８．１９
．２０はゲート回路、２１．２２はバス選択線、２３は
バス選択モード信号線、２４は共通モード信号線、ＢＡ
、ＢＢはバス、Ｌ’Ｂはローカルバス、ＭＡ、ＭＢはメ
モリ、ＣＭは共通部、ＬＭはローカルメモリ、ＡＢはア
ドレスバス、ＤＢはデータバスである。
１はプロセッサ（ＣＰＵ） 、１２はバス切換部、１３
はバス切換制御部、１４は判定回路、１５は境界テーブ
ル、１６はレジスタ、１７はバス選択回路、１８．１９
．２０はゲート回路、２１．２２はバス選択線、２３は
バス選択モード信号線、２４は共通モード信号線、ＢＡ
、ＢＢはバス、Ｌ’Ｂはローカルバス、ＭＡ、ＭＢはメ
モリ、ＣＭは共通部、ＬＭはローカルメモリ、ＡＢはア
ドレスバス、ＤＢはデータバスである。
Ｏ３（オペレーションシステム）等の領域を有する共通
部ＣＭがバスＢＡに接続されている場合についてのもの
であり、境界テーブル１５には、この共通部ＣＭを含む
メモリＭＡ、ＭＢ、 ローカルメモリＬＭのアドレス境
界が予め設定されている。又レジスタ１６には、バスＢ
Ａ又はＢＢの何れを指定するかを示すバス選択指定情報
がプロセッサ１からセットされるものであり、このセン
ト内容がバス選択回路１７のゲート回路１８の反転入力
及びゲート回路１９の人力となる。
部ＣＭがバスＢＡに接続されている場合についてのもの
であり、境界テーブル１５には、この共通部ＣＭを含む
メモリＭＡ、ＭＢ、 ローカルメモリＬＭのアドレス境
界が予め設定されている。又レジスタ１６には、バスＢ
Ａ又はＢＢの何れを指定するかを示すバス選択指定情報
がプロセッサ１からセットされるものであり、このセン
ト内容がバス選択回路１７のゲート回路１８の反転入力
及びゲート回路１９の人力となる。
又判定回路１４は、アドレスバスＡＢ上のアドレス情報
と境界テーブル１５の内容とを比較して、アドレス情報
が共通部ＣＭを指定するものであるか、ローカルメモリ
ＬＭを指定するものである、か、或いはメモリＭＡ、Ｍ
Ｂを指定するものであるかを判定し、共通部ＣＭを指定
するアドレス情報であると判定した時は、共通モード信
号線２４に１″を出力し、メモリＭＡ、ＭＢを指定する
アドレス情報であると判定した時は、バス選択モード信
号線２３に１″を出力し、ローカルメモリＬＭを指定す
るアドレス情報であると判定した時は、両方の信号線２
３．２４に０″を出力する構成を有するものである。
と境界テーブル１５の内容とを比較して、アドレス情報
が共通部ＣＭを指定するものであるか、ローカルメモリ
ＬＭを指定するものである、か、或いはメモリＭＡ、Ｍ
Ｂを指定するものであるかを判定し、共通部ＣＭを指定
するアドレス情報であると判定した時は、共通モード信
号線２４に１″を出力し、メモリＭＡ、ＭＢを指定する
アドレス情報であると判定した時は、バス選択モード信
号線２３に１″を出力し、ローカルメモリＬＭを指定す
るアドレス情報であると判定した時は、両方の信号線２
３．２４に０″を出力する構成を有するものである。
レジスタ１６にセットされるバス選択指定情報が、バス
ＢＡを指定する場合に“１″、バスＢＢを指定する場合
に“０”で、今プロセッサ１からレジスタ１６に“０″
即ちバスＢＢを指定するバス選択指定情報がセットされ
たとすると、判定回路１４では、アドレスバスＡＢ上の
アドレス情報と境界テーブル１５の内容とを比較し、そ
のアドレス情報が、メモリＭＡ、ＭＢをアクセスする為
のものであるか、ローカルメモリＬＭをアクセスする為
のものであるか、又は共通部ＣＭをアクセスする為のも
のであるかを判定するものである。
ＢＡを指定する場合に“１″、バスＢＢを指定する場合
に“０”で、今プロセッサ１からレジスタ１６に“０″
即ちバスＢＢを指定するバス選択指定情報がセットされ
たとすると、判定回路１４では、アドレスバスＡＢ上の
アドレス情報と境界テーブル１５の内容とを比較し、そ
のアドレス情報が、メモリＭＡ、ＭＢをアクセスする為
のものであるか、ローカルメモリＬＭをアクセスする為
のものであるか、又は共通部ＣＭをアクセスする為のも
のであるかを判定するものである。
例えば、メモリＭＡ、ＭＢをアクセスする為のものであ
ると判定した場合は、バス選択モード信号線２３に“１
”が出力され、バス選択回路１７のゲート回路１８の出
力が１″となり、バス選択線２２を介してバス切換部１
２に“１”が加えられるので、バス切換部１２は、ロー
カルバスＬＢを介してプロセッサ１とバスＢＢとを接続
する。それにより、プロセッサ１からのアドレス情報が
バスＢＢのアドレスバスＡＢに現れ、メモリＭＢのアク
セスが行われる。
ると判定した場合は、バス選択モード信号線２３に“１
”が出力され、バス選択回路１７のゲート回路１８の出
力が１″となり、バス選択線２２を介してバス切換部１
２に“１”が加えられるので、バス切換部１２は、ロー
カルバスＬＢを介してプロセッサ１とバスＢＢとを接続
する。それにより、プロセッサ１からのアドレス情報が
バスＢＢのアドレスバスＡＢに現れ、メモリＭＢのアク
セスが行われる。
又判定回路１４がローカルメモリＬＭをアクセスする為
のアドレス情報であると判定した場合は、バス選択モー
ド信号線２３及び共通モード信号線２４には“１”が送
出されないので、バス選択線２１．２２の両方に“θ″
が出力されることにナリ、バス切換部１２はローカルバ
スＬＢとバスＢＡ、ＢＢとの接続を行わないものとなる
。
のアドレス情報であると判定した場合は、バス選択モー
ド信号線２３及び共通モード信号線２４には“１”が送
出されないので、バス選択線２１．２２の両方に“θ″
が出力されることにナリ、バス切換部１２はローカルバ
スＬＢとバスＢＡ、ＢＢとの接続を行わないものとなる
。
又判定回路１４が共通部ＣＭをアクセスする為のアドレ
ス情報であると判定した場合は、共通モード信号線２４
に“１”が出力され、バス選択回路１７では、ゲート回
路２０を介してバス選択線２１に“１″が送出されので
、レジスタ１６にバスＢＢを指定するバス選択指定情報
かセットされていても、バス切換部１２は共通部ＣＭが
接続されているバスＢＡを選択接続することになる。
ス情報であると判定した場合は、共通モード信号線２４
に“１”が出力され、バス選択回路１７では、ゲート回
路２０を介してバス選択線２１に“１″が送出されので
、レジスタ１６にバスＢＢを指定するバス選択指定情報
かセットされていても、バス切換部１２は共通部ＣＭが
接続されているバスＢＡを選択接続することになる。
第６図はメモリ空間の説明図であり、ローカルバスＬＭ
に接続されたローカルメモリＬＭのアドレスがａ〜ｂ−
１，ｄ〜ｅ、バスＢＡに接続されたメモリＭＡ及びバス
ＢＢに接続されたメモリＭＢのアドレスがｂ〜ｃ−１、
バスＢＡに接続された共通部ＣＭのアドレスがｃ ｗ
ｄ −１であるとすると、メモリＭＡ、ＭＢの何れをア
クセスするかは、プロセッサ１からレジスタ１６にバス
選択指定情報をセットすることにより選択することがで
きるから、リーアドレスｂ −ｃ −１を割当てること
ができる。又Ｏ８等を格納した共通部ＣＭをアクセスす
る場合は、バス選択指定情報が他のバスを指定していて
も、共通部ＣＭが接続されているバスを切換接続するこ
とができることになる。従って、プロセッサシステムと
しては、同一アドレス情報で複数のメモリを選択してア
クセスすることができるので、メモリ容量を増大するこ
とができることになる。
に接続されたローカルメモリＬＭのアドレスがａ〜ｂ−
１，ｄ〜ｅ、バスＢＡに接続されたメモリＭＡ及びバス
ＢＢに接続されたメモリＭＢのアドレスがｂ〜ｃ−１、
バスＢＡに接続された共通部ＣＭのアドレスがｃ ｗ
ｄ −１であるとすると、メモリＭＡ、ＭＢの何れをア
クセスするかは、プロセッサ１からレジスタ１６にバス
選択指定情報をセットすることにより選択することがで
きるから、リーアドレスｂ −ｃ −１を割当てること
ができる。又Ｏ８等を格納した共通部ＣＭをアクセスす
る場合は、バス選択指定情報が他のバスを指定していて
も、共通部ＣＭが接続されているバスを切換接続するこ
とができることになる。従って、プロセッサシステムと
しては、同一アドレス情報で複数のメモリを選択してア
クセスすることができるので、メモリ容量を増大するこ
とができることになる。
前述の実施例は、共通部ＣＭをバスＢＡに接続した場合
についてであるが、共通部ＣＭをバスＢＢに接続した場
合、境界テーブル１５の内容の設定により、容易に対処
することができる。又２本のバスＢＡ、ＢＢを設けた場
合についてのものであるが、バス切換部を更に多くのバ
ス切換えを可能とした構成とし、バス切換制御部１３も
それに対応したバス選択信号を出力する構成として、各
バスに接続されたメモリに同一のアドレスを割当てるこ
とによって、プロセッサシステムのメモリ容量を更に増
大することもできる。
についてであるが、共通部ＣＭをバスＢＢに接続した場
合、境界テーブル１５の内容の設定により、容易に対処
することができる。又２本のバスＢＡ、ＢＢを設けた場
合についてのものであるが、バス切換部を更に多くのバ
ス切換えを可能とした構成とし、バス切換制御部１３も
それに対応したバス選択信号を出力する構成として、各
バスに接続されたメモリに同一のアドレスを割当てるこ
とによって、プロセッサシステムのメモリ容量を更に増
大することもできる。
又複数のバス切換部を設けて、バス切換部の多段制御に
より複数のバスの切換制御を行わせることも可能である
。それらの場合に於いても、共通部ＣＭが必要になるか
ら、その共通部ＣＭをアクセスするアドレス情報の場合
に、バス選択指定情報に関係なく、強制的に共通部ＣＭ
が接続されたバスをプロセッサに切換接続する構成とす
るものである。
より複数のバスの切換制御を行わせることも可能である
。それらの場合に於いても、共通部ＣＭが必要になるか
ら、その共通部ＣＭをアクセスするアドレス情報の場合
に、バス選択指定情報に関係なく、強制的に共通部ＣＭ
が接続されたバスをプロセッサに切換接続する構成とす
るものである。
発明の詳細
な説明したように、本発明は、共通部ＣＭのアドレスを
含むメモリアドレスの境界を予め設定した境界テーブル
１５と、プロセッサ１１からのメモリアドレス情報と前
記境界テーブル１５に設定されたアドレス境界とを比較
してバス選択モード、共通モード等のバス切換種別を判
定するアドレス判定回路１４と、前記プロセッサ１１か
らのバス選択指定情報を保持するレジスタ１６と、該レ
ジスタ１６に保持されたバス選択指定情報と前記アドレ
ス判定回路１４からのバス切換種別情報とによりバス選
択情報を出力するバス選択回路１７とを設けて、バス選
択回路１７からのバス選択情報によりバス切換部１２ば
選択されたバスをプロセッサ１１と接続し、共通部ＣＭ
をアクセスするアドレス情報の場合に、バス選択指定情
報に関係なく、共通部ＣＭが接続されたバスを選択接続
するものであり、バス選択指定情報により選択されるバ
スＢＡ、ＢＢに接続されたメモリＭＡ、ＭＢを同一アド
レスとすることができるので、プロセッサシステムのメ
モリ容量を増大することができる。又プロセッサシステ
ムに於いては、オペレーティングシステム等の共通部Ｃ
Ｍが必要になるものであり、この共通部ＣＭをアクセス
する場合は、バス選択指定情報に関係なく、バス選択接
続が可能ζなり、メモリ制御を効率良く行うことができ
るものである。
含むメモリアドレスの境界を予め設定した境界テーブル
１５と、プロセッサ１１からのメモリアドレス情報と前
記境界テーブル１５に設定されたアドレス境界とを比較
してバス選択モード、共通モード等のバス切換種別を判
定するアドレス判定回路１４と、前記プロセッサ１１か
らのバス選択指定情報を保持するレジスタ１６と、該レ
ジスタ１６に保持されたバス選択指定情報と前記アドレ
ス判定回路１４からのバス切換種別情報とによりバス選
択情報を出力するバス選択回路１７とを設けて、バス選
択回路１７からのバス選択情報によりバス切換部１２ば
選択されたバスをプロセッサ１１と接続し、共通部ＣＭ
をアクセスするアドレス情報の場合に、バス選択指定情
報に関係なく、共通部ＣＭが接続されたバスを選択接続
するものであり、バス選択指定情報により選択されるバ
スＢＡ、ＢＢに接続されたメモリＭＡ、ＭＢを同一アド
レスとすることができるので、プロセッサシステムのメ
モリ容量を増大することができる。又プロセッサシステ
ムに於いては、オペレーティングシステム等の共通部Ｃ
Ｍが必要になるものであり、この共通部ＣＭをアクセス
する場合は、バス選択指定情報に関係なく、バス選択接
続が可能ζなり、メモリ制御を効率良く行うことができ
るものである。
第１図はバス切換部によりプロセッサに複数のバスを切
換接続する為のブロック図、第２図は従来例の要部ブロ
ック図、第３図は従来例のメモリ空間の説明図、第４図
は従来のページング方式のシステムの要部ブロック図、
第５図は本発明の実施例の要部ブロック図、第６図は本
発明の実施例のメモリ空間の説明図である。 １１はプロセッサ（ＣＰＵ） 、１２はバス切換部、１
３はバス切換制御部、１４は判定回路、１５は境界テー
ブル、１６はレジスタ、１７はバス選択回路、１８．１
９．２０はゲート回路、２１．２２はバス選択線、２３
はバス選択モード信号１線、２４は共通モード信号線、
ＢＡ、ＢＢはバス、ＬＢはローカルバス、ＭＡ、ＭＢは
メモリ、ＣＭは共通部、ＬＭはローカルメモリ、ＡＢは
アドレスバス、ＤＢはデータバスである。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 ２ 第２図 第３図 第４図 第５図 ２ 第６図
換接続する為のブロック図、第２図は従来例の要部ブロ
ック図、第３図は従来例のメモリ空間の説明図、第４図
は従来のページング方式のシステムの要部ブロック図、
第５図は本発明の実施例の要部ブロック図、第６図は本
発明の実施例のメモリ空間の説明図である。 １１はプロセッサ（ＣＰＵ） 、１２はバス切換部、１
３はバス切換制御部、１４は判定回路、１５は境界テー
ブル、１６はレジスタ、１７はバス選択回路、１８．１
９．２０はゲート回路、２１．２２はバス選択線、２３
はバス選択モード信号１線、２４は共通モード信号線、
ＢＡ、ＢＢはバス、ＬＢはローカルバス、ＭＡ、ＭＢは
メモリ、ＣＭは共通部、ＬＭはローカルメモリ、ＡＢは
アドレスバス、ＤＢはデータバスである。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 ２ 第２図 第３図 第４図 第５図 ２ 第６図
Claims (1)
- プロセッサにバス切換部を介して切換え可能のａ敗のバ
スと、該複数のバスにそれぞれ接続されたメモリとを備
えたプロセッサシステムに於いて、共通部アドレスを含
むメモリアドレスの境界を予め設定した境界テーブルと
、プロセッサからのメモリアドレス情報と前記境界テー
ブルに設定されたアドレス境界とを比較してバス切換種
別を判定するアドレス判定回路と、前記プロセッサから
のバス選択指定情報を保持するレジスタと、該レジスタ
に保持されたバス選択指定情報と前記アドレス判定回路
からのバス切換種別情報とによりバス選択情報を出力す
るバス選択回路とを設け、該バス選択回路からのバス選
択情報により前記バス切換部は前記プロセッサから選択
されたバスを接続し、且つ前記共通部アドレスについて
は、前記レジスタの保持内容に関係なく、共通部を有す
るメモリが接続されたバスを接続することを特徴とする
メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1445584A JPS60159954A (ja) | 1984-01-31 | 1984-01-31 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1445584A JPS60159954A (ja) | 1984-01-31 | 1984-01-31 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60159954A true JPS60159954A (ja) | 1985-08-21 |
Family
ID=11861514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1445584A Pending JPS60159954A (ja) | 1984-01-31 | 1984-01-31 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60159954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288473A (ja) * | 1985-10-14 | 1987-04-22 | Sony Corp | メモリアクセス装置 |
| JPS6318448A (ja) * | 1986-07-10 | 1988-01-26 | Matsushita Electric Ind Co Ltd | バス制御装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384526A (en) * | 1976-12-29 | 1978-07-26 | Mitsubishi Electric Corp | Memory unit |
| JPS5617440A (en) * | 1979-07-23 | 1981-02-19 | Fujitsu Ltd | Memory sharing system |
| JPS5696353A (en) * | 1979-12-12 | 1981-08-04 | Mitsubishi Electric Corp | Multiprocessor control device |
-
1984
- 1984-01-31 JP JP1445584A patent/JPS60159954A/ja active Pending
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