JPH06103227A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 異なるデータ形式のデバイス間で、高速に且
つ容易にそのマップ変換を実行しながら通信を行う。 【構成】 それぞれ異なるマッピング方式のデバイス５
及び６が、いずれも中継メモリ７をセレクタ８を介して
アクセスする。この場合のアクセスアドレス１１の中
に、セレクタ８のデータ配列変換の動作を制御する選択
制御信号が含まれている。従って、中継メモリ７の中の
通信を行うための領域に、一方のデバイス５がアクセス
した場合、セレクタ８は、自動的に必要なデータの配列
変換を行う。各デバイス５、６は配列変換を意識するこ
となく、自己の求める方式のデータのみを中継メモリ７
から読み取り、且つ書き込みを行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、それぞれ異なる構造の
データを使用する複数のデバイスが、中継メモリを介し
て、そのデータの受け渡しを行うことができるメモリア
クセス装置に関する。

【０００２】

【従来の技術】例えば、３２ビットのデータを一括処理
するマイクロプロセッサが、１バイト即ち、８ビットず
つそのデータを区切って、各種のデータ処理を行う場合
がある。このような機能を持つプロセッサを、バイトア
クセスが可能なマイクロプロセッサと呼んでいるが、そ
の場合の各バイトの割り付け方法に、従来２種類の方法
があった。即ち、３２ビットのデータの上位ビットか
ら、バイト０、バイト１、バイト２、バイト３というよ
うに割り付けるものと、上位ビットから、バイト３、バ
イト２、バイト１、バイト０というように割り付けるも
のがあった。従って、このようなマッピング方式が異な
るマイクロプロセッサを相互に接続して使用する場合、
何らかの方法でそのデータを変換する必要が生じる。

【０００３】図２に従来一般のメモリアクセス装置説明
図を示す。例えば図のように、Ａ方式デバイス１とＢ方
式デバイス２がそれぞれ異なるマッピング方式のデータ
を使用する場合、両者の間にマップ変換部３を設ける。
この例では、Ａ方式デバイス１は、３２ビットのデータ
１−１について、上位ビットからバイト０、バイト１、
バイト２、バイト３というように各バイトを割り付けて
いる。また、Ｂ方式デバイス２については、３２ビット
のデータ２−１について、上位ビットからバイト３、バ
イト２、バイト１、バイト０というように各バイトを割
り付けている。マップ変換部３は、このようなデータに
ついて、各バイトの位置を相互に変換する処理を行う。

【０００４】このような変換処理方法としては、従来、
ソフトウェアにより行うものとハードウェアにより行う
ものが知られていた。例えば、ＡＭＤ社の２９０００と
いう名称のプロセッサでは、プロセッサ自体が両方のバ
イトマップを扱える機能を有している。一方、モトロー
ラ社の６８０２０という名称のプロセッサや、インテル
社の８０３８６という名称のプロセッサでは、図２にお
いて説明したＡ方式とＢ方式のいずれかの方法のみで動
作する。

【０００５】

【発明が解決しようとする課題】ところで、上記のよう
なマップ変換をソフトウェアで行おうとする場合、その
実行速度が問題となる。もし、マップ変換処理が通常の
データ処理速度に比べて遅くなるような場合、いわゆる
オーバーランやアンダーランが発生する。一方、マップ
変換をハードウェアで行おうとすれば、例えばデータバ
スにバイトマップを変換する機能を取り付けるといった
ことが考えられる。しかしながら、実際には、各デバイ
スが処理データについて、マップ変換を行うかどうかを
常に意識しながらそのデータを出力するといった動作が
要求され、処理が極めて煩雑になるという問題もあっ
た。

【０００６】本発明は、以上の点に着目してなされたも
ので、異なるマッピング方式のデバイス間で、高速に且
つ容易にそのマップ変換を実行しながら通信を行うこと
ができるメモリアクセス装置を提供することを目的とす
るものである。

【０００７】

【課題を解決するための手段】本発明のメモリアクセス
装置は、複数の単位データを組み合わせて構成した１組
のデータを、中継メモリを介して受け渡しながら通信を
行う複数のデバイスが、それぞれ、前記１組のデータ中
で前記単位データを互いに異なる配列に組み合わせて処
理する場合において、前記いずれのデバイスも、前記中
継メモリに対し、データ配列変換部を介して接続され、
前記データ配列変換部は、前記各デバイスによる前記中
継メモリのアクセスアドレス中に含まれる選択制御信号
によって、当該デバイス用の単位データの配列と中継メ
モリ中の単位データの配列との間の双方向の変換を実行
するモードが選択されることを特徴とするものである。

【０００８】

【作用】この装置では、それぞれ異なるマッピング方式
のデバイスが、いずれも中継メモリをセレクタ（データ
配列変換部）を介してアクセスする。この場合のアクセ
スアドレスの中に、セレクタのデータ配列変換の動作を
制御する選択制御信号が含まれている。従って、中継メ
モリの中の通信を行うための領域に、一方のデバイスが
アクセスした場合、セレクタは、自動的に必要なデータ
の配列変換を行う。各デバイスは、配列変換を意識する
ことなく、自己の求める方式のデータのみを中継メモリ
から読み取り、且つ中継メモリへの書き込みを行うこと
ができる。

【０００９】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明のメモリアクセス装置実施例を示
すブロック図である。図の装置は、Ａ方式デバイス５
と、Ｂ方式デバイス６が、中継メモリ７を介して相互に
データを受け渡しながら通信を行う構成とされている。
なお、この中継メモリ７と各デバイス５、６との間に
は、セレクタ（データ配列変換部）８が挿入されてい
る。またＡ方式デバイス５及びＢ方式デバイス６は、い
ずれも３２ビット構成のデータを使用するが、そのマッ
ピング方式は、図２を用いて説明した通りの、それぞれ
バイトの配列順が逆の方式を採用しているものとする。

【００１０】また、Ａ方式デバイス５もＢ方式デバイス
６も、図に示すように、中継メモリ７に対し、所定のア
クセスアドレス１１を出力し、これによってアクセスさ
れたデータをセレクタ８を介して読み書きする構成とな
っている。なお、本発明において新たに設けられたこの
セレクタ８には、各アクセスアドレス１１の、例えば最
上位ビットが、選択制御信号１２としてセレクタ８に入
力する構成とされている。

【００１１】図３に中継メモリのアドレス説明図を示
す。本発明の装置は、この図に示すように、Ａ方式デー
タを、例えば論理アドレス空間にアドレス００００〜０
ｆｆｆの範囲で設定する。またＢ方式データについて
は、同じく論理アドレス空間にアドレス１０００〜１ｆ
ｆｆの範囲に設定する。なお、上記アドレスはいずれも
１６進法によって表したものである。Ａ方式データがよ
く知られたビッグエンディアン方式のデータで、Ｂ方式
データがリトルエンディアン方式のデータである。各デ
ータはそれぞれ３２ビット構成で、４バイトのデータか
らなる。

【００１２】ここで、Ａ方式データ及びＢ方式データ
は、いずれもそのアドレスに着目すれば、最上位ビット
のみが相違する。そして、これらの論理アドレス空間に
あるデータを、実メモリ空間において重ね合せる。即
ち、実メモリ空間のアドレスは０００〜ｆｆｆまでの２
キロバイトとし、Ａ方式データもＢ方式データも、下位
ビットに着目すれば同一の実メモリ空間をアクセスする
構成とする。従って、各データのアドレスの最上位ビッ
トは、いずれの方式かを識別するためのものとなる。こ
れが図１に示す選択制御信号１２として使用される。

【００１３】図４にセレクタの具体例説明図を示す。図
１に示すセレクタ８即ち、データ配列変換部はこの図の
ようなブロック構成となる。図に示すように、セレクタ
８の左側にはＡ方式デバイス５或はＢ方式デバイス６が
接続される。またセレクタ８の右側には中継メモリ７が
接続される。そしてセレクタ８にはいずれも８ビット×
４の４バイトの信号が入力する。セレクタ８には、４個
のマルチプレクサ８−１、８−２、８−３及び８−４が
設けられている。各マルチプレクサ８−１は、中継メモ
リ７の側にＸ及びＹの入出力端子をもち、デバイス側に
Ｃの入出力端子をもつ。そして、選択制御信号１２が
“１”の場合には、端子ＸとＣとを接続し、選択制御信
号１２が“０”の場合には、端子ＣとＹを接続するよう
動作する双方向データ転送可能な回路構成となってい
る。

【００１４】また、中継メモリ７には、図に示すように
バイト０、バイト１、バイト２、バイト３の順の配列で
データが読み書きされ、バイト０についてはマルチプレ
クサ８−１のＸ端子とマルチプレクサ８−４のＹ端子に
接続され、バイト１についてはマルチプレクサ８−２の
Ｘ端子とマルチプレクサ８−３のＹ端子に接続され、バ
イト２についてはマルチプレクサ８−２のＹ端子とマル
チプレクサ８−３のＸ端子に接続され、バイト３につい
てはマルチプレクサ８−１のＹ端子とマルチプレクサ８
−４のＸ端子に接続される構成となっている。

【００１５】このような結線を行うことによって、中継
メモリ７から読み出された信号がこの順にそのままデバ
イス側に出力されるか、或は丁度順序を逆転して出力さ
れるかを、選択制御信号１２によって切り換えることが
できる構成となっている。また、この信号線は双方向の
伝送路で、デバイス側から中継メモリ７に対しても同様
のデータの配列変換を行って、データの書き込み等を行
うことができる構成とされている。

【００１６】図５にアクセスアドレス説明図を示す。こ
のアクセスアドレスは、Ａ方式デバイス５及びＢ方式デ
バイス６からそれぞれ所定の通信を行いたい場合に出力
される。このアクセスアドレス１１は、全部で１２ビッ
ト構成とされており、下位の２ビットはバイト選択用と
される。即ち、３２ビット構成のデータの中のいずれの
バイトをアクセスするかに使用される。また、その次の
１０ビットは、データ選択用として使用される。これに
よって中継メモリ７の中の所定のアドレスが選定され、
そこから３２ビットのデータが読み出される。また最上
位のビットが、先に説明した方式選択制御用として使用
される。これが図１に示す選択制御信号１２となる。

【００１７】図６に上記実施例のセレクタ動作説明図を
示す。この図と図１を参照しながら本発明のメモリアク
セス装置の具体的な動作を説明する。まず、Ａ方式デバ
イス５が中継メモリ７に対しデータを書き込む場合につ
いて説明する。この場合、Ａ方式デバイス５からセレク
タ８に対しＡ方式データが出力される。この時、アクセ
スアドレス１１の最上位ビットである選択制御信号１２
は“０”を示している。これによってセレクタ８は、Ａ
方式デバイス５の出力したデータをそのままの配列で中
継メモリ７に向け転送する。中継メモリ７にはＡ方式の
配列のデータがそのまま格納される。

【００１８】次に、Ｂ方式デバイス６が中継メモリ７に
対しＡ方式デバイス５の既に書き込んだデータを読み取
る動作を説明する。このような動作が実行されることに
よって、Ａ方式デバイス５からＢ方式デバイス６へ所定
のデータが受け渡される。この場合にセレクタ８がデー
タの変換処理を実行する。まず、Ｂ方式デバイス６は、
Ｂ方式のデータをアクセスするためのアクセスアドレス
１１を出力する。その最上位ビットである選択制御信号
１２の内容は“１”である。また、下位ビットは、Ａ方
式デバイス５がデータ書き込みの際に使用したアクセス
アドレス１１の下位ビットと全く同一である。従って中
継メモリ７からは、Ａ方式デバイス５の書き込んだデー
タが読み出されセレクタ８に入力する。この時、選択制
御信号１２が“１”となっているため、セレクタ８はＡ
方式データを図４で説明した要領で配列変換し、Ｂ方式
データにしてデバイス側に出力する。これによって、Ｂ
方式デバイス６は、Ｂ方式データをそのまま読み取るこ
とができる。

【００１９】次に、Ｂ方式デバイス６が中継メモリ７に
データを書き込む場合の動作を説明する。Ｂ方式デバイ
ス６がＢ方式データをセレクタ８に向け出力すると、そ
の時同時に出力されるアクセスアドレス１１の最上位ビ
ット、即ち選択制御信号１２は“１”となる。従って、
セレクタ８は、Ｂ方式デバイス６の出力するＢ方式デー
タを配列変換し、Ａ方式データにした上で中継メモリ７
に書き込む。即ち、ここでわかるように、本発明の装置
は、セレクタ８の設定によって、中継メモリ７に対し書
き込まれるデータの形式をＡ方式、或はＢ方式のいずれ
か一方の方式に統一している。そして、各デバイスが中
継メモリ７をアクセスする場合、そのデータをセレクタ
８を介して入出力すると、自己の求める方式に自動的に
配列変換される。

【００２０】Ｂ方式デバイス６が中継メモリ７にデータ
を書き込んだ後、Ａ方式デバイス５がセレクタ８を介し
てそのデータを読み取る場合には、セレクタ８は選択制
御信号１２の内容が“０”であるため、中継メモリ７か
ら読み出されたデータを配列変換することなくそのまま
デバイス側に出力する。従って、Ａ方式デバイス５は中
継メモリ７に書き込まれたＡ方式のデータをそのまま読
み取ることができる。なお、自己が書き込んだデータを
読み取る場合においても上記と同様の処理が行われ、Ａ
方式デバイス５はＡ方式データを、Ｂ方式デバイス６は
Ｂ方式データを読み書きすることができる。

【００２１】本発明は以上の実施例に限定されない。上
記実施例においては、２種の方式が互いにそのバイトの
配列順を逆転させたものとして説明したが、これらがど
のような配列になっていたとしても、図４に示すセレク
タの結線を切り換えることによって自由な変換が可能で
ある。もちろん、このセレクタは双方向に自由にデータ
の配列変換が可能になる。また、上記実施例では、２種
の方式のデバイスが１つの中継メモリを介して通信する
例をもって説明したが、３種類以上のデバイスがある場
合、セレクタに設けるマルチプレクサの数をその方式の
デバイス数だけ増加させることによって対応できる。従
って、２組以上のデータについて同様の配列変換が可能
である。また、セレクタを制御するための選択制御信号
は、アクセスアドレスの中から自由に選択して差し支え
ない。

【００２２】

【発明の効果】以上説明した本発明のメモリアクセス装
置は、複数のデバイスが中継メモリを介してデータの受
け渡しをしながら通信を行う場合に、これらのデバイス
が中継メモリに対しデータ配列変換部（セレクタ）を介
して接続され、そのデータ配列変換部が各デバイスによ
る中継メモリのアクセスアドレス中に含まれる選択制御
信号によってデータ配列変換を実行するモードが選択さ
れるため、各デバイスはそれぞれデータ変換を行うかど
うかを意識することなく、中継メモリ７をアクセスする
ことが可能になる。しかも、データ配列変換部によっ
て、データがハードウェア的に変換されるため、その処
理が高速に行われるという効果がある。

【図面の簡単な説明】

【図１】本発明のメモリアクセス装置実施例を示すブロ
ック図である。

【図２】従来一般のメモリアクセス装置説明図である。

【図３】中継メモリのアドレス説明図である。

【図４】セレクタの具体例説明図である。

【図５】アクセスアドレス説明図である。

【図６】本実施例のセレクタ動作説明図である。

【符号の説明】

５ Ａ方式デバイス ６ Ｂ方式デバイス ７ 中継メモリ ８ セレクタ １１ アクセスアドレス １２ 選択制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 明 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会 社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の単位データを組み合わせて構成し
   た１組のデータを、中継メモリを介して受け渡しながら
   通信を行う複数のデバイスが、 それぞれ、前記１組のデータ中で前記単位データを互い
   に異なる配列に組み合わせて処理する場合において、 前記いずれのデバイスも、前記中継メモリに対し、デー
   タ配列変換部を介して接続され、 前記データ配列変換部は、 前記各デバイスによる前記中継メモリのアクセスアドレ
   ス中に含まれる選択制御信号によって、 当該デバイス用の単位データの配列と中継メモリ中の単
   位データの配列との間の双方向の変換を実行するモード
   が選択されることを特徴とするメモリアクセス装置。