JPS6010366A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPS6010366A JPS6010366A JP58118701A JP11870183A JPS6010366A JP S6010366 A JPS6010366 A JP S6010366A JP 58118701 A JP58118701 A JP 58118701A JP 11870183 A JP11870183 A JP 11870183A JP S6010366 A JPS6010366 A JP S6010366A
- Authority
- JP
- Japan
- Prior art keywords
- section
- storage
- main
- buffer
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、計算機システムにおける主記憶装置に関す
るものである。
るものである。
従来この種の主記憶装置としては、第１図に示すものが
あった。第１図は従来の計算機システムにおける主記憶
装置の配設位置を示すブロック構成図である、図におい
て、ｌは中央処理装置（ＣＰＵ）、２は中央処理装置（
ＣＰＵ）１と接続された主記憶装置、３は中央処理装置
（ＣＰＵ）１に接続され、主記憶装置２よルも動作速度
の速い緩衝記憶装置である。
あった。第１図は従来の計算機システムにおける主記憶
装置の配設位置を示すブロック構成図である、図におい
て、ｌは中央処理装置（ＣＰＵ）、２は中央処理装置（
ＣＰＵ）１と接続された主記憶装置、３は中央処理装置
（ＣＰＵ）１に接続され、主記憶装置２よルも動作速度
の速い緩衝記憶装置である。
次に、上記第１図の動作について説明する。第１図に示
す様な計算機システムにおいて、中央処理装置（ＣＰＵ
）１は演算に必要な命令及びデータを主記憶装置２から
読み出して処理をする。ところで、一連の命令群におい
て、ひん繁に使われるデータは、主記憶装置２よりも高
速度に読み出しができる緩衝記憶装置３に格納し、これ
を用いることによって、データの高速な処理ができる。
す様な計算機システムにおいて、中央処理装置（ＣＰＵ
）１は演算に必要な命令及びデータを主記憶装置２から
読み出して処理をする。ところで、一連の命令群におい
て、ひん繁に使われるデータは、主記憶装置２よりも高
速度に読み出しができる緩衝記憶装置３に格納し、これ
を用いることによって、データの高速な処理ができる。
従来の計算機システムの構成では、緩衝記憶装置３は主
記憶装置２とは別々に中央処理装置（ＣＰＵ）１に接続
されているので、上記した様な制御を行う制御装置は大
掛かりとなシ、比較的に小さな計算機システムにおいて
は、その制御装置は高価になるという欠点があった。
記憶装置２とは別々に中央処理装置（ＣＰＵ）１に接続
されているので、上記した様な制御を行う制御装置は大
掛かりとなシ、比較的に小さな計算機システムにおいて
は、その制御装置は高価になるという欠点があった。
この発明は上記の様な従来のものの欠点を除去するため
になされたもので、主記憶部と、この主記憶部と同一の
インタフェース機能を持つ緩衝記憶部と、この緩衝記憶
部及び前記主記憶部を制御する記憶制御部とを備え、前
記緩衝記憶部は、前記事記憶部と前記記憶制御部との間
のバスに接続できる様ＫＬ７て成る構成を有し、緩衝記
憶部を主記憶部と回等に動作させ、オた、主記憶部と同
様に、緩衝記憶部も増設、縮退が簡単にできる様に１、
た主記憶装置を提供することを目的としている。
になされたもので、主記憶部と、この主記憶部と同一の
インタフェース機能を持つ緩衝記憶部と、この緩衝記憶
部及び前記主記憶部を制御する記憶制御部とを備え、前
記緩衝記憶部は、前記事記憶部と前記記憶制御部との間
のバスに接続できる様ＫＬ７て成る構成を有し、緩衝記
憶部を主記憶部と回等に動作させ、オた、主記憶部と同
様に、緩衝記憶部も増設、縮退が簡単にできる様に１、
た主記憶装置を提供することを目的としている。
以下、この発明の一実施例を図について説明する。第２
図はこの発明の一実施例である主記憶装置の内部を示す
ブロック構成図である。図において、１は中火処理装置
（ＣＰＵ）、２はこの発明による主記憶装置であり、こ
の主記憶装置２内には、記憶制御部２１．緩衝記憶部２
２及び主記憶部２３等がそＪしそれ設けられ、記憶制御
部２１は、緩衝記憶部２２及び主記憶部２３を制御する
ものである。オた、緩衝記憶部２２の内部には、主記憶
の写しのＭ１７ 伝部分２１ａ、主記憶の写しのアドレ
ス情′ｆ１３保す部分２１ｂ、及び緩衝記憶の動作に必
要な履歴情報保持部分２１ｃがそれぞれ備えられている
。
図はこの発明の一実施例である主記憶装置の内部を示す
ブロック構成図である。図において、１は中火処理装置
（ＣＰＵ）、２はこの発明による主記憶装置であり、こ
の主記憶装置２内には、記憶制御部２１．緩衝記憶部２
２及び主記憶部２３等がそＪしそれ設けられ、記憶制御
部２１は、緩衝記憶部２２及び主記憶部２３を制御する
ものである。オた、緩衝記憶部２２の内部には、主記憶
の写しのＭ１７ 伝部分２１ａ、主記憶の写しのアドレ
ス情′ｆ１３保す部分２１ｂ、及び緩衝記憶の動作に必
要な履歴情報保持部分２１ｃがそれぞれ備えられている
。
２４は記１意制御部２１．緩衝記憶部２２及び主記憶部
２３をそれぞれ結ぶ双方向のデータ・バス、２５け記憶
制御部２１から緩衝記憶部２２及び主記憶部２３へ行く
片方向のアドレス・バステあ不−６次に、上記第２図の
動作について説明する。主記憶装置２へ、外部から中央
処理装置（ＣＰＵ）１を介して読み出し要求があると、
記憶制御部２１は、緩衝記憶部２２及び主記憶部２３へ
要求データのアドレスを出す。緩衝記憶部２２では、ア
ドレス・バス２５で与えらｔするアドレスと履歴情報保
持部分２１ｃの保持するアドレス情報とを比較して、記
憶部分２１ａ中に主記憶の写しがあるかどうかを調べる
。記憶部分２１ａ中にデータが存在する場合には、デー
タの転送は記憶部分２１ａから行う。反面、記憶部分２
１ａ中にデータが存在しない場合には、主記憶部２３か
ら記憶制御部２１ヘデータを転送すると同時に、記憶部
分２１ａにも省き込む。
２３をそれぞれ結ぶ双方向のデータ・バス、２５け記憶
制御部２１から緩衝記憶部２２及び主記憶部２３へ行く
片方向のアドレス・バステあ不−６次に、上記第２図の
動作について説明する。主記憶装置２へ、外部から中央
処理装置（ＣＰＵ）１を介して読み出し要求があると、
記憶制御部２１は、緩衝記憶部２２及び主記憶部２３へ
要求データのアドレスを出す。緩衝記憶部２２では、ア
ドレス・バス２５で与えらｔするアドレスと履歴情報保
持部分２１ｃの保持するアドレス情報とを比較して、記
憶部分２１ａ中に主記憶の写しがあるかどうかを調べる
。記憶部分２１ａ中にデータが存在する場合には、デー
タの転送は記憶部分２１ａから行う。反面、記憶部分２
１ａ中にデータが存在しない場合には、主記憶部２３か
ら記憶制御部２１ヘデータを転送すると同時に、記憶部
分２１ａにも省き込む。
この発明の主記憶装置２では、緩衝記憶部２２と主記憶
部２３は、データ・バス２４及びアドレス・バス２５（
で対して共通の仕様を持つ様にしてあり、緩衝記憶部２
２及び主記憶部２３の記憶容量の変更は、記憶制御部２
１に対して影響を与えない様にしたところに特長がある
。
部２３は、データ・バス２４及びアドレス・バス２５（
で対して共通の仕様を持つ様にしてあり、緩衝記憶部２
２及び主記憶部２３の記憶容量の変更は、記憶制御部２
１に対して影響を与えない様にしたところに特長がある
。
以上の様に、この発明の主Ｒ［： 情装置によれば、記
１．（１制ｒ１１１部の制御により緩衝記憶部を主記憶
部と同等に１ｊ１３作させることができ、また、緩衝記
憶部と主記憶部とを同一のバスへ接続できる様にして成
る構成としたので、記憶制御部の外部端子の本数を減少
でき、寸た、構成が簡単になるために装置自体が安価に
でき、さらに、緩衝記憶部の増設。
１．（１制ｒ１１１部の制御により緩衝記憶部を主記憶
部と同等に１ｊ１３作させることができ、また、緩衝記
憶部と主記憶部とを同一のバスへ接続できる様にして成
る構成としたので、記憶制御部の外部端子の本数を減少
でき、寸た、構成が簡単になるために装置自体が安価に
でき、さらに、緩衝記憶部の増設。
縮退を容易に行うことができるという優れた効果。
を奏するものである。
第１図は従来の計算機システムにおける主記憶装置の配
設位置を示すブロック構成図、第２図はこの発明の一実
施例である主記憶装置の円部を示すブロック構成図であ
る。 図において、１・−・中央処理装置（ＣＰＵ）、２・・
・上記１．ｐ装置、３・・・緩衝記憶装置、２１・・・
記憶制御部、２１ａ・・・記憶部分、２１ｂ・・・アド
レス情報保持部分、２１ｃ・・・履歴情報保持部分、２
２・−・緩衝記憶部、２３・・・主’Ｒ”ｒ 億部、２
４・・・データ・バス、２５・・・アドレス・バスであ
る。 々お、図中、同一符号は同一、又珪相当部分をテす。 代理人 大岩増雄
設位置を示すブロック構成図、第２図はこの発明の一実
施例である主記憶装置の円部を示すブロック構成図であ
る。 図において、１・−・中央処理装置（ＣＰＵ）、２・・
・上記１．ｐ装置、３・・・緩衝記憶装置、２１・・・
記憶制御部、２１ａ・・・記憶部分、２１ｂ・・・アド
レス情報保持部分、２１ｃ・・・履歴情報保持部分、２
２・−・緩衝記憶部、２３・・・主’Ｒ”ｒ 億部、２
４・・・データ・バス、２５・・・アドレス・バスであ
る。 々お、図中、同一符号は同一、又珪相当部分をテす。 代理人 大岩増雄
Claims (1)
- 主記憶部と、該主記憶部と同一のインタフェース機能を
持つ緩衝記憶部と、該緩衝記憶部及び前記主記憶部を制
御する記憶制御部とを備え、前記緩衝記憶部は、前記主
記憶部と前記記憶制御部との間のバス罠接続できる様に
して成ることを特徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118701A JPS6010366A (ja) | 1983-06-30 | 1983-06-30 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118701A JPS6010366A (ja) | 1983-06-30 | 1983-06-30 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010366A true JPS6010366A (ja) | 1985-01-19 |
Family
ID=14742999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118701A Pending JPS6010366A (ja) | 1983-06-30 | 1983-06-30 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61195441A (ja) * | 1985-02-22 | 1986-08-29 | ウオング・ラボラトリーズ・インコーポレーテツド | 自動更新する単純化キヤツシユ |
-
1983
- 1983-06-30 JP JP58118701A patent/JPS6010366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61195441A (ja) * | 1985-02-22 | 1986-08-29 | ウオング・ラボラトリーズ・インコーポレーテツド | 自動更新する単純化キヤツシユ |
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