JPH02189627A - データメモリのアクセス回路 - Google Patents
データメモリのアクセス回路Info
- Publication number
- JPH02189627A JPH02189627A JP1010312A JP1031289A JPH02189627A JP H02189627 A JPH02189627 A JP H02189627A JP 1010312 A JP1010312 A JP 1010312A JP 1031289 A JP1031289 A JP 1031289A JP H02189627 A JPH02189627 A JP H02189627A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- data pointer
- pointer
- fifo register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 39
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、データメモリの所定アドレス間をＦＩＦＯレ
ジスタとしてアクセスする、データメモリのアクセス回
路に関するものである。
ジスタとしてアクセスする、データメモリのアクセス回
路に関するものである。
（ロ）従来の技術
一般に、ＦＩＦＯレジスタは、情報処理装置や通信機器
において、データの一時格納即ちバッファメモリとして
、広く使用されている。
において、データの一時格納即ちバッファメモリとして
、広く使用されている。
特にマイクロコンピュータにおいては、データメモリ（
ＲＡＭ）の所定アドレス間をＦＩＦＯレジスタとして使
用したり、或は該データメモリとは独立にＦＩＦＯレジ
スタを設けたりしているのが現状である。
ＲＡＭ）の所定アドレス間をＦＩＦＯレジスタとして使
用したり、或は該データメモリとは独立にＦＩＦＯレジ
スタを設けたりしているのが現状である。
（ハ）発明が解決しようとする課題
しかしながら前記従来の技術において、データメモリの
所定アドレス間をＦＩＦＯレジスタとして使用する場合
、該データメモリの所定アドレスをアクセスするデータ
ポインタの動作を、プログラムによって制御しなければ
ならず、従ってプログラムステップ数の増加に伴ってプ
ログラム制御が煩雑になってしまう。そこで、何らかの
プログラム制御に対して、ＦＩＦＯレジスタのアドレス
をアクセスするプログラム制御を並行して実行しなけれ
ばならない場合、両者のプログラム制御を並行処理する
ことに相まって、ＦＩＦＯレジスタのプログラム制御を
成る時間だけ犠牲にしなければならず、これより該ＦＩ
ＦＯレジスタによる先入れ先出しの効率が悪くなる問題
点があった。
所定アドレス間をＦＩＦＯレジスタとして使用する場合
、該データメモリの所定アドレスをアクセスするデータ
ポインタの動作を、プログラムによって制御しなければ
ならず、従ってプログラムステップ数の増加に伴ってプ
ログラム制御が煩雑になってしまう。そこで、何らかの
プログラム制御に対して、ＦＩＦＯレジスタのアドレス
をアクセスするプログラム制御を並行して実行しなけれ
ばならない場合、両者のプログラム制御を並行処理する
ことに相まって、ＦＩＦＯレジスタのプログラム制御を
成る時間だけ犠牲にしなければならず、これより該ＦＩ
ＦＯレジスタによる先入れ先出しの効率が悪くなる問題
点があった。
またデータメモリとは独立にＦＩＦＯレジスタを設ける
場合、独立した該ＦＩＦＯレジスタをチップ内部に内蔵
しなければならず、これよりチップが大型化したり、逆
にチップ面積を限定した場合には、ＦＩＦＯレジスタ以
外の何らかの他の機能を犠牲にし、１チツプにおける機
能数を縮少しなければならなかったりする等の問題点が
あった。
場合、独立した該ＦＩＦＯレジスタをチップ内部に内蔵
しなければならず、これよりチップが大型化したり、逆
にチップ面積を限定した場合には、ＦＩＦＯレジスタ以
外の何らかの他の機能を犠牲にし、１チツプにおける機
能数を縮少しなければならなかったりする等の問題点が
あった。
（ニ）課題を解決するための手段
本発明は、前記問題点を解決するために為されたもので
あり、データメモリの所定アドレス間を、データを一時
格納するＦＩＦＯレジスタとしてアクセスするデータメ
モリのアクセス回路において、 前記ＦＩＦＯレジスタとして使用すべき前記データメモ
リの最小指定アドレス及び最大指定アドレスを設定する
ためのアドレス設定回路と、Ｍ記ＦＩＦＯレジスタへの
データの書き込み時、前記アドレス設定回路の設定内容
に基づき、前記データメモリの最小指定アドレス及び最
大指定アドレス間をアクセスする書き込み用データポイ
ンタと、 前記ＦＩＦＯレジスタからのデータの読み出し時、前記
アドレス設定回路の設定内容に基づき、前記データメモ
リの最小指定アドレス及び最大指定アドレス間をアクセ
スする読み出し用データポインタと、 前記書き込み用データポインタ及び前記読み出し用デー
タポインタから出力される、前記データメモリの最小指
定アドレス及び最大指定アドレス間をアクセスする為の
アドレスデータを比較する比較手段と、 該比較手段の比較結果に基づいて、前記書き込み用デー
タポインタ及び前記読み出し用データポインタの動作を
交互に制御し、前記ＦＩＦＯレジスタの書き込み読み出
し動作を交互に行なわせる制御回路と、 を備えたことを特徴とするデータメモリのアクセス回路
である。
あり、データメモリの所定アドレス間を、データを一時
格納するＦＩＦＯレジスタとしてアクセスするデータメ
モリのアクセス回路において、 前記ＦＩＦＯレジスタとして使用すべき前記データメモ
リの最小指定アドレス及び最大指定アドレスを設定する
ためのアドレス設定回路と、Ｍ記ＦＩＦＯレジスタへの
データの書き込み時、前記アドレス設定回路の設定内容
に基づき、前記データメモリの最小指定アドレス及び最
大指定アドレス間をアクセスする書き込み用データポイ
ンタと、 前記ＦＩＦＯレジスタからのデータの読み出し時、前記
アドレス設定回路の設定内容に基づき、前記データメモ
リの最小指定アドレス及び最大指定アドレス間をアクセ
スする読み出し用データポインタと、 前記書き込み用データポインタ及び前記読み出し用デー
タポインタから出力される、前記データメモリの最小指
定アドレス及び最大指定アドレス間をアクセスする為の
アドレスデータを比較する比較手段と、 該比較手段の比較結果に基づいて、前記書き込み用デー
タポインタ及び前記読み出し用データポインタの動作を
交互に制御し、前記ＦＩＦＯレジスタの書き込み読み出
し動作を交互に行なわせる制御回路と、 を備えたことを特徴とするデータメモリのアクセス回路
である。
（＊）作用
本発明は、データメモリの所定アドレス間をＦＩＦＯレ
ジスタとしてアクセスするデータメモリのアクセス回路
であり、以下の様な作用を持つものである。即ち、前記
（１項記載の構成において、まずアドレス設定回路によ
って、ＦＩＦＯレジスタとして使用すべきデータメモリ
の最小指定アドレス及び最大指定アドレスが、書き込み
用データポインタ及び読み出し用データポインタの両方
にセットきれる。そしてこれ等、書き込み用データポイ
ンタ又は読み出し用データポインタによって、データメ
モリの最小指定アドレス及び最大指定アドレス間がアク
セスきれるのである。ここで書き込み用データポインタ
及び読み出し用データポインタから夫々出力される各ア
ドレスデータは、比較手段によって逐次比較されており
、この比較手段の出力によって制御回路が制御され、該
制御回路の出力によって、前記書き込み用データポイン
タ及び前記読み出し用データポインタの動作が交互に制
御される。これによって前記ＦＩＦＯレジスタの書き込
み読み出し動作が交互に行なわれるのである。
ジスタとしてアクセスするデータメモリのアクセス回路
であり、以下の様な作用を持つものである。即ち、前記
（１項記載の構成において、まずアドレス設定回路によ
って、ＦＩＦＯレジスタとして使用すべきデータメモリ
の最小指定アドレス及び最大指定アドレスが、書き込み
用データポインタ及び読み出し用データポインタの両方
にセットきれる。そしてこれ等、書き込み用データポイ
ンタ又は読み出し用データポインタによって、データメ
モリの最小指定アドレス及び最大指定アドレス間がアク
セスきれるのである。ここで書き込み用データポインタ
及び読み出し用データポインタから夫々出力される各ア
ドレスデータは、比較手段によって逐次比較されており
、この比較手段の出力によって制御回路が制御され、該
制御回路の出力によって、前記書き込み用データポイン
タ及び前記読み出し用データポインタの動作が交互に制
御される。これによって前記ＦＩＦＯレジスタの書き込
み読み出し動作が交互に行なわれるのである。
つまり、上述の如く書き込み用データポインタ及び読み
出し用データポインタの動作が制御されることによって
、データメモリの所定アドレス間を使用するＦ Ｉ Ｆ
Ｏレジスタは、不都合を生じることなく確実に動作する
ことになる。
出し用データポインタの動作が制御されることによって
、データメモリの所定アドレス間を使用するＦ Ｉ Ｆ
Ｏレジスタは、不都合を生じることなく確実に動作する
ことになる。
（へ）実施例
本発明の詳細を図示の実施例により具体的に説明する。
図面は本発明のデータメモリのアクセス回路を示すブロ
ック図であり、図面について符号及び構成を説明すると
、（１）はデータバスであり、該データバス（１）にお
いてはデータの転送が行なわれる。（２）はＲＡＭ（デ
ータメモリ）であり、該ＲＡ Ｍ （２）の所定アドレ
スに対してデータの書き込み／読み出しが行なわれる。
ック図であり、図面について符号及び構成を説明すると
、（１）はデータバスであり、該データバス（１）にお
いてはデータの転送が行なわれる。（２）はＲＡＭ（デ
ータメモリ）であり、該ＲＡ Ｍ （２）の所定アドレ
スに対してデータの書き込み／読み出しが行なわれる。
尚、該ＲＡＭ（２）の破線で囲まれた斜線部分、即ち該
ＲＡＭ（２）の最小指定アドレス及び最大指定アドレス
間は、ＦＩ ＦＯ（先入れ先出し）レジスタ（２ａ）と
して使用されるものとする。（３）はアドレス設定回路
であり、該アドレス設定回路（３）には、前記ＦＩＦＯ
レジスタ（２ａ）として使用すべき前記ＲＡＭ（２）の
最小指定アドレス及び最大指定アドレスを示すアドレス
データが、前記データバス（１）からセットされる。（
４）は書き込み用データポインタであり、該書き込み用
データポインタ（４）には、前記アドレス設定回路（３
）から前記ＲＡＭ（２）の最小指定アドレス及び最大指
定アドレスを示すアドレスデータがセットされ、更に前
記データバス（１）から前記ＲＡＭ（２）の最小指定ア
ドレス及び最大指定アドレス間の初期アドレスデータが
印加される。（５）は読み出し用データポインタであり
、該読み出し用データポインタ（５〉には、前記アドレ
ス設定回路（３）から前記ＲＡＭ（２）の最小指定アド
レス及び最大指定アドレスを示すアドレスデータがセッ
トされ、更に前記データバス（１）から前記ＲＡ Ｍ
（２）の最小指定アドレス及び最大指定アドレス間の初
期アドレスデータが印加される。（６）は通常のデータ
ポインタであり、該データポインタ（６）には、前記Ｆ
ＩＦＯレジスタ（２ａ）の全アドレスを除く前記ＲＡ
Ｍ （２）の残りアドレスを示す初期アドレスデータが
印加される。（７）はマルチプレクサであり、該マルチ
プレクサ（７）は、前記書き込み用データポインタ（４
）、前記読み出し用データポインタ（５）、及び前記デ
ータポインタ（６）から出力されるアドレスデータを切
り換え出力する。
ＲＡＭ（２）の最小指定アドレス及び最大指定アドレス
間は、ＦＩ ＦＯ（先入れ先出し）レジスタ（２ａ）と
して使用されるものとする。（３）はアドレス設定回路
であり、該アドレス設定回路（３）には、前記ＦＩＦＯ
レジスタ（２ａ）として使用すべき前記ＲＡＭ（２）の
最小指定アドレス及び最大指定アドレスを示すアドレス
データが、前記データバス（１）からセットされる。（
４）は書き込み用データポインタであり、該書き込み用
データポインタ（４）には、前記アドレス設定回路（３
）から前記ＲＡＭ（２）の最小指定アドレス及び最大指
定アドレスを示すアドレスデータがセットされ、更に前
記データバス（１）から前記ＲＡＭ（２）の最小指定ア
ドレス及び最大指定アドレス間の初期アドレスデータが
印加される。（５）は読み出し用データポインタであり
、該読み出し用データポインタ（５〉には、前記アドレ
ス設定回路（３）から前記ＲＡＭ（２）の最小指定アド
レス及び最大指定アドレスを示すアドレスデータがセッ
トされ、更に前記データバス（１）から前記ＲＡ Ｍ
（２）の最小指定アドレス及び最大指定アドレス間の初
期アドレスデータが印加される。（６）は通常のデータ
ポインタであり、該データポインタ（６）には、前記Ｆ
ＩＦＯレジスタ（２ａ）の全アドレスを除く前記ＲＡ
Ｍ （２）の残りアドレスを示す初期アドレスデータが
印加される。（７）はマルチプレクサであり、該マルチ
プレクサ（７）は、前記書き込み用データポインタ（４
）、前記読み出し用データポインタ（５）、及び前記デ
ータポインタ（６）から出力されるアドレスデータを切
り換え出力する。
即ち、前記ＦＩＦＯレジスタ（２ａ）へのデータの書き
込み時、前記書き込み用データポインタ（４）から出力
されるアドレスデータによって、前記ＦＩＦＯレジスタ
（２ａ）の最小／最大指定アドレス間がリング状に順次
繰り返しアクセスされ、これよりアクセスされている前
記ＦＩＦＯレジスタ（２ａ）の各アドレスに、前記デー
タバス（１）からデータが書き込まれる。また前記ＦＩ
ＦＯレジスタ（２ａ）からのデータの読み出し時、前記
読み出し用データボインタ（５）から出力されるアドレ
スデータによって、前記ＦＩＦＯレジスタ（２ａ）の最
小／最大指定アドレスが順次繰り返しアクセスされ、こ
れよりアクセスされる前記ＦＩＦＯレジスタ（２ａ）の
各アドレスからデータが読み出される。また前記ＦＩＦ
Ｏレジスタ（２ａ）を除く前記ＲＡＭ（２）の残りアド
レスに対するデータの書き込み／読み出し時、前記デー
タポインタ（６）から出力されるアドレスデータによっ
て、前記ＲＡＭ（２）の残りアドレスがアクセスされる
様になっている。
込み時、前記書き込み用データポインタ（４）から出力
されるアドレスデータによって、前記ＦＩＦＯレジスタ
（２ａ）の最小／最大指定アドレス間がリング状に順次
繰り返しアクセスされ、これよりアクセスされている前
記ＦＩＦＯレジスタ（２ａ）の各アドレスに、前記デー
タバス（１）からデータが書き込まれる。また前記ＦＩ
ＦＯレジスタ（２ａ）からのデータの読み出し時、前記
読み出し用データボインタ（５）から出力されるアドレ
スデータによって、前記ＦＩＦＯレジスタ（２ａ）の最
小／最大指定アドレスが順次繰り返しアクセスされ、こ
れよりアクセスされる前記ＦＩＦＯレジスタ（２ａ）の
各アドレスからデータが読み出される。また前記ＦＩＦ
Ｏレジスタ（２ａ）を除く前記ＲＡＭ（２）の残りアド
レスに対するデータの書き込み／読み出し時、前記デー
タポインタ（６）から出力されるアドレスデータによっ
て、前記ＲＡＭ（２）の残りアドレスがアクセスされる
様になっている。
（８）は比較回路であり、該比較回路（８）には、前記
書き込み用データポインタ（４）及び前記読み出し用デ
ータポインタ（５）から出力されたアドレスデータが印
加され、両アドレスデータの一致比較が行なわれる。（
９）はフラグレジスタであり、該フラグレジスタ（９）
には、前記比較回路＜８〉による比較出力がセットされ
る。即ち前記比較回路（８）で比較される両アドレスデ
ータが一致した時、前記フラグレジスタ（９）には「１
」がセットされる。（１０）は制御回路であり、該制御
回路（１０）は前記フラグレジスタ（９）のセット内存
を受けることにより、前記書き込み用データポインタ（
４）、前記読み出し用データポインタ（５）、及び前記
データポインタ（６）のインクリメント、ディクリメン
ト動作を制御する。更に該制御回路り１０）は、前記マ
ルチプレクサ（７）の切換動作をも制御する。
書き込み用データポインタ（４）及び前記読み出し用デ
ータポインタ（５）から出力されたアドレスデータが印
加され、両アドレスデータの一致比較が行なわれる。（
９）はフラグレジスタであり、該フラグレジスタ（９）
には、前記比較回路＜８〉による比較出力がセットされ
る。即ち前記比較回路（８）で比較される両アドレスデ
ータが一致した時、前記フラグレジスタ（９）には「１
」がセットされる。（１０）は制御回路であり、該制御
回路（１０）は前記フラグレジスタ（９）のセット内存
を受けることにより、前記書き込み用データポインタ（
４）、前記読み出し用データポインタ（５）、及び前記
データポインタ（６）のインクリメント、ディクリメン
ト動作を制御する。更に該制御回路り１０）は、前記マ
ルチプレクサ（７）の切換動作をも制御する。
ここで書き込み用データポインタ（４）及び読み出し用
データポインタ（５）との関係について以下に説明する
。
データポインタ（５）との関係について以下に説明する
。
まずＦＩＦＯレジスタ（２ａ）による動作は、最初にＦ
ＩＦＯレジスタ（２ａ）の全アドレスにデータの書き込
みを行ない、その後ＦＩＦＯレジスタ（２ａ）の全アド
レスからデータを読み出す様になされている。そこで読
み出し用データポインタ（５）によってアクセスされる
ＦＩＦＯレジスタ（２ａ〉の所定アドレスに対して、書
き込み用データポインタ（４）によってアクセスされる
ＦＩＦＯレジスタ（２ａ）のアドレスは、＋１だけイン
クリメントされた状態となる様に、両データポインタ（
４）（５）は制御回路（１０）によって制御きれるもの
である。尚、書き込み用データポインタ（４）及び読み
出し用データポインタ（５）によってアクセスすべき上
述した状態の初期アドレスは、プログラムによってなき
れるものとする。
ＩＦＯレジスタ（２ａ）の全アドレスにデータの書き込
みを行ない、その後ＦＩＦＯレジスタ（２ａ）の全アド
レスからデータを読み出す様になされている。そこで読
み出し用データポインタ（５）によってアクセスされる
ＦＩＦＯレジスタ（２ａ〉の所定アドレスに対して、書
き込み用データポインタ（４）によってアクセスされる
ＦＩＦＯレジスタ（２ａ）のアドレスは、＋１だけイン
クリメントされた状態となる様に、両データポインタ（
４）（５）は制御回路（１０）によって制御きれるもの
である。尚、書き込み用データポインタ（４）及び読み
出し用データポインタ（５）によってアクセスすべき上
述した状態の初期アドレスは、プログラムによってなき
れるものとする。
例えば、Ｆ Ｉ ＦＯレジスタ（２ａ）として使用する
Ｒ Ａ Ｍ （２）の最小指定アドレス及び最大指定ア
ドレスを夫々’１０００．及び’ＩＦＦＦヨとし、初期
状態として、書き込み用データポインタ（４）が’１０
０１．番地をアクセスすると共に読み出し用データポイ
ンタ（５）が’１０００．番地をアクセスしている具体
的な状態において、説明する。まずＦＩＦＯレジスタ（
２ａ）にデータを書き込む場合、制御回路（１０）から
の制御信号によって、書き込み用データポインタ（４）
はインクリメント動作ヲ行ナイ、ＲＡＭ（２）（７）
’ １００１ Ｊ 〜’ ＩＦＦＦ、’１０００．番地
が順次アクセスされ、詳しくはデータバス（１）からの
データの書き込み後にＲＡＭ（２）のアドレスが順次イ
ンクリメントされる、この動作を繰り返し、ＦＩＦＯレ
ジスタ（２ａ）へのデータの書き込みが終了する。ここ
でＦＩＦＯレジスタ（２ａ）へのデータの書き込み終了
時、書き込み用データポインタ（４）は「１０００」番
地をアクセスしていることから、書き込み用データポイ
ンタ（４）及び読み出し用データポインタ（５）による
アクセス番地が等しくなって、フラグレジスタ（９）に
は「１」がセットされる。これよりフラグレジスタ（９
）の内容を受けた制御回路（１０）によって、書き込み
用データボインク（４）は動作を停止し、且つ読み出し
用データポインタ（５）はインクリメント動作を開始す
る。即ちＦＩＦＯレジスタ（２ａ）はデータの読み出し
状態となるのである。つまり、読み出し用データポイン
タ（５）によって、ＲＡＭ（２）の’１００１．〜’Ｉ
ＦＦＦ、’１０００．番地が順次アクセスされ、詳しく
はＲＡＭ（２）のアドレスのインクリメント後にＲＡＭ
（２）からデータが読み出される、この動作を繰り返し
、ＦＩＦＯレジスタ（２ａ）からのデータの読み出しが
終了する。ここでＦＩＦＯレジスタ（２ａ）からのデー
タの読み出し終了時、読み出し用データポインタ（５）
は’１０００．番地をアクセスしていることから、書き
込み用データポインタ（４）及び読み出し用データポイ
ンタ（５）によるアクセス番地が等しくなって、フラグ
レジスタ（９）には「１．がセットされる。これよりフ
ラグレジスタ（９）の内容を受けた制御回路（１０）に
よって、読み出し用データポインタ（５）は−１だけデ
ィクリメント動作を行ない、読み出し用データポインタ
（５）が’ＩＦＦＦＪ番地をアクセスする様になされる
。即ちＦＩＦＯレジスタ（２ａ）からのデータの読み出
し終了後は、読み出し用データポインタ（５）によるア
クセス番地に対して、書き込み用データポインタ＜４）
によるアクセス番地が＋１インクリメントされた番地で
ある様に、常に制御される。尚、書き込み用データポイ
ンタ（４）及び読み出し用データポインタ（５）による
アクセス番地の上記関係を満足させるという意味では、
ＦＩＦＯレジスタ（２ａ）からのデータの証み出し終了
時、制御回路（１０）の出力によって、読み出し用デー
タポインタ（５）の動作を停止させると共に、書き込み
用データポインタ（４）を＋１だけインクリメントさせ
て該書き込み用データポインタ（４）が「１００１」番
地をアクセスする様に制御してもよい０以上より、書き
込み用データポインタ（４）及び読み出し用データポイ
ンタ（５）を設けた簡単な構成で、ＲＡＭ（２）の所定
アドレス間をＦＩＦＯレジスタ（２ａ）として効率よく
使用することができ、これよりＦＩＦＯレジスタ（２ａ
）の為のプログラム制御や１チツプにおける機能削減等
の問題が解消されることになる。
Ｒ Ａ Ｍ （２）の最小指定アドレス及び最大指定ア
ドレスを夫々’１０００．及び’ＩＦＦＦヨとし、初期
状態として、書き込み用データポインタ（４）が’１０
０１．番地をアクセスすると共に読み出し用データポイ
ンタ（５）が’１０００．番地をアクセスしている具体
的な状態において、説明する。まずＦＩＦＯレジスタ（
２ａ）にデータを書き込む場合、制御回路（１０）から
の制御信号によって、書き込み用データポインタ（４）
はインクリメント動作ヲ行ナイ、ＲＡＭ（２）（７）
’ １００１ Ｊ 〜’ ＩＦＦＦ、’１０００．番地
が順次アクセスされ、詳しくはデータバス（１）からの
データの書き込み後にＲＡＭ（２）のアドレスが順次イ
ンクリメントされる、この動作を繰り返し、ＦＩＦＯレ
ジスタ（２ａ）へのデータの書き込みが終了する。ここ
でＦＩＦＯレジスタ（２ａ）へのデータの書き込み終了
時、書き込み用データポインタ（４）は「１０００」番
地をアクセスしていることから、書き込み用データポイ
ンタ（４）及び読み出し用データポインタ（５）による
アクセス番地が等しくなって、フラグレジスタ（９）に
は「１」がセットされる。これよりフラグレジスタ（９
）の内容を受けた制御回路（１０）によって、書き込み
用データボインク（４）は動作を停止し、且つ読み出し
用データポインタ（５）はインクリメント動作を開始す
る。即ちＦＩＦＯレジスタ（２ａ）はデータの読み出し
状態となるのである。つまり、読み出し用データポイン
タ（５）によって、ＲＡＭ（２）の’１００１．〜’Ｉ
ＦＦＦ、’１０００．番地が順次アクセスされ、詳しく
はＲＡＭ（２）のアドレスのインクリメント後にＲＡＭ
（２）からデータが読み出される、この動作を繰り返し
、ＦＩＦＯレジスタ（２ａ）からのデータの読み出しが
終了する。ここでＦＩＦＯレジスタ（２ａ）からのデー
タの読み出し終了時、読み出し用データポインタ（５）
は’１０００．番地をアクセスしていることから、書き
込み用データポインタ（４）及び読み出し用データポイ
ンタ（５）によるアクセス番地が等しくなって、フラグ
レジスタ（９）には「１．がセットされる。これよりフ
ラグレジスタ（９）の内容を受けた制御回路（１０）に
よって、読み出し用データポインタ（５）は−１だけデ
ィクリメント動作を行ない、読み出し用データポインタ
（５）が’ＩＦＦＦＪ番地をアクセスする様になされる
。即ちＦＩＦＯレジスタ（２ａ）からのデータの読み出
し終了後は、読み出し用データポインタ（５）によるア
クセス番地に対して、書き込み用データポインタ＜４）
によるアクセス番地が＋１インクリメントされた番地で
ある様に、常に制御される。尚、書き込み用データポイ
ンタ（４）及び読み出し用データポインタ（５）による
アクセス番地の上記関係を満足させるという意味では、
ＦＩＦＯレジスタ（２ａ）からのデータの証み出し終了
時、制御回路（１０）の出力によって、読み出し用デー
タポインタ（５）の動作を停止させると共に、書き込み
用データポインタ（４）を＋１だけインクリメントさせ
て該書き込み用データポインタ（４）が「１００１」番
地をアクセスする様に制御してもよい０以上より、書き
込み用データポインタ（４）及び読み出し用データポイ
ンタ（５）を設けた簡単な構成で、ＲＡＭ（２）の所定
アドレス間をＦＩＦＯレジスタ（２ａ）として効率よく
使用することができ、これよりＦＩＦＯレジスタ（２ａ
）の為のプログラム制御や１チツプにおける機能削減等
の問題が解消されることになる。
（ト）発明の効果
本発明によれば、データメモリの所定アドレス間をＦＩ
ＦＯレジスタとして使用する為に、ハード的に書き込み
用データポインタ、読み出し用データポインタを設けて
両者を制御しており、これよりＦＩＦＯレジスタ用のプ
ログラム制御が不要になって、データメモリ内部におけ
るＦＩＦＯレジスタの先入れ先出しの動作効率が向上す
る利点が得られる。
ＦＯレジスタとして使用する為に、ハード的に書き込み
用データポインタ、読み出し用データポインタを設けて
両者を制御しており、これよりＦＩＦＯレジスタ用のプ
ログラム制御が不要になって、データメモリ内部におけ
るＦＩＦＯレジスタの先入れ先出しの動作効率が向上す
る利点が得られる。
図面は本発明のデータメモリのアクセス回路を示すブロ
ック図である。 （２）・・−ＲＡ Ｍ、 （２ａ）・・・Ｆ Ｉ Ｆ
Ｏレジスタ、（３）・・・アドレス設定回路、 （４
）・・・書き込み用データポインタ、（５）・・・読み
出し用データポインタ、 ＜８）・・・比較回路、 （
９）・・・フラグレジスタ、（１０）・・・制御回路。
ック図である。 （２）・・−ＲＡ Ｍ、 （２ａ）・・・Ｆ Ｉ Ｆ
Ｏレジスタ、（３）・・・アドレス設定回路、 （４
）・・・書き込み用データポインタ、（５）・・・読み
出し用データポインタ、 ＜８）・・・比較回路、 （
９）・・・フラグレジスタ、（１０）・・・制御回路。
Claims (3)
- （１）データメモリの所定アドレス間を、データを一時
格納するＦＩＦＯレジスタとしてアクセスする、データ
メモリのアクセス回路において、前記ＦＩＦＯレジスタ
として使用すべき前記データメモリの最小指定アドレス
及び最大指定アドレスを設定するためのアドレス設定回
路と、前記ＦＩＦＯレジスタへのデータの書き込み時、
前記アドレス設定回路の設定内容に基づき、前記データ
メモリの最小指定アドレス及び最大指定アドレス間をア
クセスする書き込み用データポインタと、 前記ＦＩＦＯレジスタからのデータの読み出し時、前記
アドレス設定回路の設定内容に基づき、前記データメモ
リの最小指定アドレス及び最大指定アドレス間をアクセ
スする読み出し用データポインタと、 前記書き込み用データポインタ及び前記読み出し用デー
タポインタから出力される、前記データメモリの最小指
定アドレス及び最大指定アドレス間をアクセスする為の
アドレスデータを比較する比較手段と、 該比較手段の比較結果に基づいて、前記書き込み用デー
タポインタ及び前記読み出し用データポインタの動作を
交互に制御し、前記ＦＩＦＯレジスタの書き込み読み出
し動作を交互に行なわせる制御回路と、 を備えたことを特徴とするデータメモリのアクセス回路
。 - （２）前記書き込み用データポインタによってアクセス
される前記データメモリのスタートアドレスは、前記読
み出し用データポインタによってアクセスされる前記デ
ータメモリのスタートアドレスに対して、１アドレスだ
けインクリメント又はディクリメントされたアドレスで
あり、 前記書き込み用データポインタ及び前記読み出し用デー
タポインタは、前記ＦＩＦＯレジスタとして使用すべき
前記データメモリの最小指定アドレス及び最大指定アド
レス間を順次繰り返しアクセスすることを特徴とした請
求項（１）記載のデータメモリのアクセス回路。 - （３）前記比較手段は、 前記書き込み用データポインタ及び前記読み出し用デー
タポインタから出力されるアドレスデータを一致比較す
る比較回路と、 該比較回路の比較結果に基づき、前記書き込み用データ
ポインタ及び前記読み出し用データポインタから出力さ
れるアドレスデータの一致を示すフラグとより成り、 該フラグの内容に基づいて、前記制御回路を駆動するこ
とを特徴とした請求項（１）記載のデータメモリのアク
セス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010312A JPH02189627A (ja) | 1989-01-18 | 1989-01-18 | データメモリのアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010312A JPH02189627A (ja) | 1989-01-18 | 1989-01-18 | データメモリのアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189627A true JPH02189627A (ja) | 1990-07-25 |
Family
ID=11746726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010312A Pending JPH02189627A (ja) | 1989-01-18 | 1989-01-18 | データメモリのアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540601A (ja) * | 1991-08-05 | 1993-02-19 | Nec Corp | アドレス生成回路 |
| JPH0547169A (ja) * | 1991-08-19 | 1993-02-26 | Fujitsu Ltd | メモリ制御方式 |
-
1989
- 1989-01-18 JP JP1010312A patent/JPH02189627A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540601A (ja) * | 1991-08-05 | 1993-02-19 | Nec Corp | アドレス生成回路 |
| JPH0547169A (ja) * | 1991-08-19 | 1993-02-26 | Fujitsu Ltd | メモリ制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5251303A (en) | System for DMA block data transfer based on linked control blocks | |
| US5673396A (en) | Adjustable depth/width FIFO buffer for variable width data transfers | |
| US7251188B2 (en) | Memory access interface for a micro-controller system with address/data multiplexing bus | |
| JPH08255475A (ja) | ページイン、バーストアウトｆｉｆｏ | |
| EP0509722B1 (en) | Data transfer system | |
| WO2024208273A1 (zh) | Soc芯片及其数据存储方法 | |
| JPH02189627A (ja) | データメモリのアクセス回路 | |
| US5889948A (en) | Apparatus and method for inserting an address in a data stream through a FIFO buffer | |
| US5687395A (en) | Main memory buffer for low cost / high performance input/output of data in a computer system | |
| JPS607529A (ja) | バツフアメモリ装置 | |
| JP2000132451A (ja) | メモリ制御回路 | |
| JPH05324529A (ja) | データ転送装置及びデータ転送方法 | |
| JPS6019816B2 (ja) | マイクロプログラム制御アダプタ | |
| JPH06103026A (ja) | メモリシステム | |
| JPH03100851A (ja) | 先入れ先出し記憶装置 | |
| JPH0317756A (ja) | 記憶装置のアクセス方式 | |
| JPS598057A (ja) | メモリ装置 | |
| JPH04105299A (ja) | マイクロ・コンピュータ | |
| JPH04195234A (ja) | データ転送方式 | |
| JPH01196654A (ja) | データバッファ装置 | |
| JPS58213371A (ja) | デ−タ処理システム | |
| JPH02299333A (ja) | 多重化伝送装置のメモリアクセス方式 | |
| JPH01284940A (ja) | メモリ制御装置 | |
| JPH0675905A (ja) | バス変換方式 | |
| JPS61259289A (ja) | 表示制御装置 |