JPH04105299A - マイクロ・コンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロ・コンピュータに関し、特にＥＥＰＲ
ＯＭ内蔵のシングルチップ・マイクロコンピュータに関
する。

〔従来の技術〕

近年、集積回路製造技術の進歩に伴い、単一半導体基盤
上に集積化可能な回路の数が増え、非常に高度のシング
ルチップマイクロコンピュータが実用化されている。シ
ングルチップマイクロコンピュータは、通常読み出し専
用メモリＲＯＭと読み出し書き込み可能メモリＲＡＭを
メモリとして有するが、ＥＥＰＲＯＭを内蔵するものも
作られるようになった。

第３図は、従来のＥＥＰＲＯＭ内蔵シングルチップマイ
クロコンピュータの一例を示すブロック図である。まず
各構成要素について説明する。

ＥＥＰＲＯＭＩ　０１は、アドレス４０００Ｈ〜４ＯＦ
ＦＨ番地の領域に存在する。ＥＥＰＲＯＭ書き込み回路
１０２は、書き込みラッチ２０１にラッチした書き込み
アドレスに書き込みデータをＥＥＰＲＯＭＩＯＩに書き
込む。アドレス・バス１０５は、アドレスを、データ・
バス１０６は、データをそれぞれ伝送する。書き込みラ
ッチ２０１は、ＥＥＰＲＯＭＩ　０１への書き込み命令
を実行した時、その書き込みアドレスと書き込みデータ
を１組だけラッチする。

次に、動作を説明する。ＥＥＰＲＯＭへの書き込み命令
を実行すると、書き込みラッチ２０１はその書き込みア
ドレスと書き込みデータをラッチする。ＥＥＰＲＯＭ書
き込み回路１０２は書き込みラッチ２０１から出力され
る書き込みアドレスと書き込みデータによりＥＥＰＲＯ
ＭＩ　Ｏ１に消去と書き込みを行っていた。

〔発明が解決しようとする課題〕

上述した従来のマイクロ・コンピュータは、ＥＥＰＲＯ
ＭＩ　０１に対する消去と書き込みに要する時間が通常
１０ｍ５ｅｃ程度であり、シングルチップマイクロコン
ピュータの命令実行速度に比べ長い時間を有する。従っ
て、ＥＥＰＲＯＭｌｏｌへの書き込み中も、ＣＰＵは命
令を実行することかてきるため、ＥＥＰＲＯＭＩＯＩへ
の書き込み中に別のデータをＥＥＰＲＯＭＩ　０１へ書
き込み命令を実行すること、いわゆるオーバーライドの
可能性がある。この場合、一方の書き込みデータを無視
するような動作を行うのか一般的であった。そのため、
常に書き込み終了割り込みの発生、つまり約１０ｍ５ｅ
ｃ以上待った後に次の書き込みデータを書き込む命令を
実行する必要があった。

本発明の目的は、データを書き込む命令を実行する際に
、書き込み終了割り込みの発生を待つ必要がないマイク
ロ・コンピュータを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロコンピュータは、ＥＥＰＲＯＭと、前
記ＥＥＰＲＯＭへの書き込みデータのアドレス及びデー
タを複数組保持するＦＩＦＯメモリと、前記ＦＩＦＯメ
モリから出力されたアドレスとデータにより前記ＥＥＰ
ＲＯＭの目的のアドレスに目的のデータを書き込むＥＥ
ＰＲＯＭ書き込み回路とを有していることを特徴とする
。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示すフロック図である。まず各
構成要素について説明する。ここて、ＥＥＰＲＯＭＩＯ
Ｉは、アドレス４０００Ｈ〜４ＯＦＦＨ番地の領域に存
在するとする。

ＥＥＰＲＯＭ書き込み回路１０２は、ＦＩＦＯメモリ１
０３から出力されるデータをＥＥＰＲＯＭｌｏｌに書き
込む。

ＦＩＦＯメモリ１０３は、ＥＥＰＲＯＭＩ　Ｏ１に書き
込みアドレスとデータを保持するＦＩＦＯメモリである
。ＦＩＦＯポインタ１０４は、ＦＩＦＯメモリ１０３の
、次の保持データのライトアドレスを保持し、リセット
信号線１１０からハイアクティブのパルスが入力される
とＯクリアするアドレス・バス１０５はアドレスを、デ
ータ・バス１０６はデータをそれぞれ伝送する。

ＦＩＦＯメモリ・ライト信号線１０７は、ＦＩＦＯメモ
リ１０３が出力するハイアクティブのパルスを伝送する
。書き込み終了信号線１０８は、ＥＥＰＲＯＭ書き込み
回路１０２が出力するハイアクティブのパルスを伝送す
る。シフト終了信号線１０９は、ＦＩＦＯメモリ１０３
が出力するハイアクティブのパルスを伝送する。リセッ
ト信号線１１０は、リセット時にハイアクティブのパル
スを伝送する。

書き込み終了割り込み信号線１１１は、ハイアクティブ
のパルスを伝送して書き込み終了割り込みを発生する。

Ｅ　Ｅ　Ｐ　ＲＯＭ領域ライト信号線１１２は、ＥＥＰ
ＲＯＭへの書き込み命令が実行された時にハイアクティ
ブのパルスをＦＩＦＯメモリ１０３に伝送する。

次に、動作を説明する。ここでは、ＥＥＰＲＯＭｌｏｌ
の４０３０Ｈ番地に２ＡＨのデータを書き込むことを例
にとり説明する。

ＦＩＦＯメモリ１０３の容量が３２バイトであるものと
し、ＦＩＦＯポインタ１０４が示すアドレスをＯＯＨ〜
ＩＦＨとする。また、ＦＩＦＯメモリ１０３は２組の書
き込みアドレスとデータを００８〜０３Ｈに保持してお
り、ＦＩＦＯポインタ１０４が０４８を示しているとす
る。

ここで、ＥＥＰＲＯＭ書き込み回路１０２は、ＦＩＦＯ
メモリ１０３の出力する１番目の書き込みアドレスに従
って、ＥＥＰＲＯＭＩ　０１に書き込みデータを書き込
んでいる。

まず、ＥＥＰＲＯＭＩＯＩの４０３０Ｈ番地へデータ２
ＡＨをライトする命令を実行する。

するとＥＥＰＲＯＭ領域ライト信号線１１２がＦＩＦＯ
メモリ１０３にハイアクティブのパルスを伝送して、Ｆ
ＩＦＯメモリ１０３はアドレスの下位１バイトである３
０Ｈと、データである２ＡＨをＦＩＦＯメモリ１０３の
ＦＩＦＯボンインタ１０４が示す０４Ｈと０５Ｈにそれ
ぞれ保持する。すると、ＦＩＦＯメモリ１０３はＦＩＦ
Ｏメモリ・ライト信号線１０７にハイアクティブのパル
スを出力する。ＦＩＦＯメモリ・ライト信号線１０７が
ＦＩＦＯポインタ１０４にハイアクティブのパルスを伝
送すると、ＦｒＦ○ポインタ１０４は、２回インクリメ
ントして、０６Ｈとなる。

次に、ＥＥＰＲＯＭｌｏｌへの書き込みか終了した時の
動作を説明する。Ｅ　Ｅ　Ｐ　ＲＯＭ書き込み回路１０
２は、ＦＩＦＯメモリ１０３か出力する書き込みアドレ
スに従って、ＥＥＰＲＯＭＩ　０１にＦＩＦＯメモリ１
０３か出力する書き込みデータを書き込んでいる。

書き込みが終了すると、書き込み終了信号線１０９にハ
イアクティブのパルスを出力する。書き込み終了信号線
１０９がＦＩＦＯメモリ１０３にハイアクティブのパル
スを伝送すると、ＦＩＦＯメモリ１０３は、内部のデー
タをシフトして次の書き込みアドレスと書き込みデータ
を出力する。また、ＦＩＦＯメモリ１０３はシフト終了
信号線１０９にハイアクティブのパルスを出力する。シ
フト終了信号線１０９にハイアクティブのパルスが出力
されると、ＦＩＦＯポインタ１０４は２回ディクリメン
トして０４Ｈになる。

さらに、シフト終了信号線１０９がＥＥＰＲＯＭ書き込
み回路１０２にハイアクティブのパルスを伝送すると、
Ｅ　Ｅ　Ｐ　ＲＯＭ書き込み回路１０２は書き込み終了
割り込み信号線１１１にハイアクティブのパルスを出力
するが、通常は書き込み終了割り込みをマスクしておけ
ばよい。また、シフト終了信号線１０９がＥＥＰＲＯＭ
書き込み回路１０２にハイアクティブのパルスを伝送す
ると、ＥＥＰＲＯＭ書き込み回路１０２は次のデータの
ＥＥＰＲＯＭＩＯＩへの書き込みを開始する。

この様にして、さらに約１０ｍｓ後には最初０２Ｈ，０
３ＨにあったデータがＥＥＰＲＯＭｌｏｌに書き込まれ
る。すると、最初０４Ｈ７０５Ｈに保持した書き込みア
ドレス３０Ｈと書き込みデータ２ＡＨが、ＯＯＨとＯＩ
Ｈにシフトされ、このデータの書き込みが開始される。

そして、この約１０ｍｓ後には、書き込みデータ２ＡＨ
がＥＥＰＲＯＭＩＯＩの４０３のＨ番地に書き込まれる
。

以上説明したように、本実施例によれば、ＥＥＰＲＯＭ
ＩＯＩへの書き込み命令を実行するだけで、ハードウェ
アにより自動的にＥＥＰＲＯＭｌｏｌにデータが書き込
まれる。従って、次のデータの書き込みを実行中のＥＥ
ＰＯＲＭＩ　Ｏ１への書き込みが終了するまで待たなく
てよいことになり、かつオーバー・ライトの可能性はな
くなる。

なお、本実施例ではＦＩＦＯメモリ１０３を３２バイト
としたか、ソフトウェアに応じてオーバーフローしない
ように容量を決定すればよい。

ただし、ＦＩＦＯメモリ１０３全てにデータを保持した
場合には、つまりＦＩＦＯポインタ１０４が２０Ｈの時
には、通常マスクしている書き込み終了割り込みを割り
込み許可状態にして、書き込み終了割り込みを一度待っ
てＦＩＦＯメモリ１０３への書き込みを実行しなければ
ならない。

次に、本発明の第２の実施例について図面を参照して説
明する。第２図は、本発明の第２の実施例を示すブロッ
ク図である。まず各構成要素について説明する。ここで
、第１の実施例の構成要素と同じ番号を持つ要素は、同
じ機能を持つ。同図に示すように、本実施例と第１の実
施例との差異は、ＦＩＦＯポインタ１０４からＦＩＦＯ
ポインタ・オーバーフロー割り込み信号線１１２が発生
し、ハイアクティブのパルスを伝送してＦＩＦＯボンイ
ンタ・オーバーフロー割り込みを発生することである。

次に、動作を説明する。ＥＥＰＲＯＭＩ　Ｏ１への書き
込み命令を実行した時のＦＩＦＯメモリ１０３への保持
、ＥＥＰＲＯＭ書き込み回路１０２による、ＥＥＰＲＯ
ＭＩＯＩへのＦＩＦＯメモリ１０３からの書き込みなど
の動作は、第１の実施例と同様である。従って、ここで
はＦＩＦＯメモリ１０３の最終アドレスＩＥＨへ書き込
みアドレスＢ３Ｈ１書き込みデータ５ＦＨを保持するこ
とを例に説明する。

ＥＥＰＲＯＭＩＯＩの４０Ｂ３Ｈへ書き込みデータ５Ｆ
Ｈを書き込み命令を実行する。この時、ＦＩＦＯポイン
タ１０４はＩＥＨであり、ＩＥＨに書き込みアドレスＢ
３Ｈを、ＩＦＨに書き込みデータ５ＦＨをそれぞれ保持
する。すると、第１の実施例と同様にＦＩＦＯポインタ
１０４は２回インクリメントして２０Ｈとなる。

ＦＩＦＯボンインタ１０４は、オーバーフローするため
、ＦＩＦＯポインタ・オーバーフロー割り込み信号線１
１２ヘハイアクテイブのパルスを出力する。ＦＩＦＯオ
ーバーフロー割り込み信号線１１１にハイアクティブの
パルスか出力されると、ＦＩＦＯオーバーフロー割り込
みか発生する。

ここでソフトウェアによってこれを検比し、通常マスク
していた書き込み終了割り込み信号線１１１により書き
込み終了割り込みを許可にする。そして、ソフトウェア
は、次に１度書き込み終了割り込みが発生するまで、次
のＦＩＦＯメモリ１０３へのライトを持つようにする。

書き込み終了割り込みが発生すると、次の書き込み命令
を実行して、書き込み終了割り込みを再びマスクしてお
く。

以上により、ＦＩＦＯメモリ１０３のバイト数以上のデ
ータを書き込み場合への対処が可能となり、かつオーバ
ーライドの可能性は皆無となる。

〔発明の効果〕

以上説明したように、本発明のマイクロ・コンピュータ
は、ＥＥＰＲＯＭ書き込みアドレスとデータを複数組保
持するＦＩＦＯメモリを有することにより、データを書
き込み命令を実行する際に、ＥＥＰＲＯＭ書き込み時間
の約１０ｍｓ　ｅ　ｃ持つ必要はなく、また、オーバー
ライドの回避が可能となる。

１２・・・ＦＩＦＯポインタ・オーバーフロー割り込み
信号線、２０１・・・書き込みラッチ。

Claims (1)

1. 【特許請求の範囲】 １、ＥＥＰＲＯＭと、前記ＥＥＰＲＯＭへの書き込みデ
   ータのアドレス及びデータを複数組保持するＦＩＦＯメ
   モリと、前記ＦＩＦＯメモリから出力されたアドレスと
   データにより前記ＥＥＰＲＯＭの目的のアドレスに目的
   のデータを書き込むＥＥＰＲＯＭ書き込み回路とを有し
   ていることを特徴とするマイクロ・コンピュータ。 ２、前記ＦＩＦＯのオーバー・フロー信号で発生する割
   り込み回路と、前記ＥＥＰＯＲＯＭ書き込みの終了信号
   で発生するマスク可能な割り込み回路とを有しているこ
   とを特徴とする請求項１記載のマイクロ・コンピュータ
   。