JPH0830502A - フラッシュメモリ連続書き込み回路 - Google Patents
フラッシュメモリ連続書き込み回路Info
- Publication number
- JPH0830502A JPH0830502A JP16783894A JP16783894A JPH0830502A JP H0830502 A JPH0830502 A JP H0830502A JP 16783894 A JP16783894 A JP 16783894A JP 16783894 A JP16783894 A JP 16783894A JP H0830502 A JPH0830502 A JP H0830502A
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- Japan
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- signal
- write
- memory
- flash memory
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Abstract
(57)【要約】
【目的】 フラッシュメモリの連続していないアドレス
に対してもデータの書き込みを可能とすると共にデータ
書き込みの際にＣＰＵの負荷を軽減する。 【構成】 ＣＰＵからフラッシュメモリ６へ書込まれる
データ及びこの書込データのアドレスを、書き込み信号
出力回路３の書込信号によりそれぞれＦＩＦＯ２，１に
一旦記憶すると共に、記憶されたデータを読み出し信号
出力回路４の読出信号によりメモリ６へ出力させデータ
を書込ませる。そしてメモリ６からの書込終了信号によ
り書き込み状態検出回路５からリセット信号が出力され
ると、読み出し信号出力回路は読出信号をリセットし、
この時ＦＩＦＯ２からビジー信号が出力されていれば再
度読出信号を出力して次のデータをメモリ６に書込ませ
る。
に対してもデータの書き込みを可能とすると共にデータ
書き込みの際にＣＰＵの負荷を軽減する。 【構成】 ＣＰＵからフラッシュメモリ６へ書込まれる
データ及びこの書込データのアドレスを、書き込み信号
出力回路３の書込信号によりそれぞれＦＩＦＯ２，１に
一旦記憶すると共に、記憶されたデータを読み出し信号
出力回路４の読出信号によりメモリ６へ出力させデータ
を書込ませる。そしてメモリ６からの書込終了信号によ
り書き込み状態検出回路５からリセット信号が出力され
ると、読み出し信号出力回路は読出信号をリセットし、
この時ＦＩＦＯ２からビジー信号が出力されていれば再
度読出信号を出力して次のデータをメモリ６に書込ませ
る。
Description
【０００１】
【産業上の利用分野】本発明はバックアップ用のフラッ
シュ（ＦＬＡＳＨ）メモリに一度に大量にデータを書き
込むことを可能とするフラッシュメモリ連続書き込み回
路に関する。
シュ（ＦＬＡＳＨ）メモリに一度に大量にデータを書き
込むことを可能とするフラッシュメモリ連続書き込み回
路に関する。
【０００２】
【従来の技術】従来、ＣＰＵからフラッシュメモリへデ
ータを書き込む場合は、ＣＰＵがメモリのあるアドレス
にデータを１つ書き込むと、ＣＰＵはこれを読み出して
データが正常に書き込まれたか否かをチェックし、これ
のチェックの終了後に次のアドレスにデータを書き込む
という手順が用いられていた。しかし、このような処理
手順では、フラッシュメモリにデータを書き込むＣＰＵ
の負荷が増大することから、例えば特開平３−２５９４
９８号公報に開示されているようなＥＥＰＲＯＭ書き込
み回路が提案されている。この書き込み回路には、図３
に示すように、ＦＩＦＯメモリ１１、アドレスカウンタ
１２、パルス発生器１３、バッファ回路１４、書込み完
了検出回路１５、及びＥＥＰＲＯＭ（フラッシュメモ
リ）１６が設けられている。
ータを書き込む場合は、ＣＰＵがメモリのあるアドレス
にデータを１つ書き込むと、ＣＰＵはこれを読み出して
データが正常に書き込まれたか否かをチェックし、これ
のチェックの終了後に次のアドレスにデータを書き込む
という手順が用いられていた。しかし、このような処理
手順では、フラッシュメモリにデータを書き込むＣＰＵ
の負荷が増大することから、例えば特開平３−２５９４
９８号公報に開示されているようなＥＥＰＲＯＭ書き込
み回路が提案されている。この書き込み回路には、図３
に示すように、ＦＩＦＯメモリ１１、アドレスカウンタ
１２、パルス発生器１３、バッファ回路１４、書込み完
了検出回路１５、及びＥＥＰＲＯＭ（フラッシュメモ
リ）１６が設けられている。
【０００３】ここで、ＦＩＦＯメモリ１１はｋビットの
データを外部から書き込まれるとビジー信号をオン出力
し、読み出し／書き込みパルスを入力すると先に書き込
まれたデータを書き込み順に順次読み出してバッファ回
路に出力すると共に、全ての書き込みデータが読み出さ
れると上記ビジー信号をオフ出力する。そして、アドレ
スカウンタ１２は外部から初期アドレスを入力しかつ外
部からスタートパルスを入力すると、ＦＩＦＯメモリ１
１に対して書き込みアドレス信号を初期アドレス値から
出力を開始し、インクリメントパルスを入力すると書き
込みアドレス信号の値を１つづつ増加して出力してい
る。
データを外部から書き込まれるとビジー信号をオン出力
し、読み出し／書き込みパルスを入力すると先に書き込
まれたデータを書き込み順に順次読み出してバッファ回
路に出力すると共に、全ての書き込みデータが読み出さ
れると上記ビジー信号をオフ出力する。そして、アドレ
スカウンタ１２は外部から初期アドレスを入力しかつ外
部からスタートパルスを入力すると、ＦＩＦＯメモリ１
１に対して書き込みアドレス信号を初期アドレス値から
出力を開始し、インクリメントパルスを入力すると書き
込みアドレス信号の値を１つづつ増加して出力してい
る。
【０００４】また、パルス発生器１３はスタートパルス
が入力されるか或いはインクリメントパルスが入力され
ると、これらに対応する読み出し／書き込みパルス信号
を出力する。また、バッファ回路１４は読み出し／書き
込みパルスがオンのときのみバッファを開きＦＩＦＯメ
モリ１１からの読出データを出力する。また、書き込み
完了検出回路１５はＥＥＰＲＯＭ１６の出力するビジー
信号がオンのとき読み出し／書き込み信号を入力する
と、ＥＥＰＲＯＭ読み出しパルスを出力してＥＥＰＲＯ
Ｍ１６からデータを読み出し、読み出したデータをチェ
ックして書き込みデータとの一致を確認するとインクリ
メントパルスを出力する。
が入力されるか或いはインクリメントパルスが入力され
ると、これらに対応する読み出し／書き込みパルス信号
を出力する。また、バッファ回路１４は読み出し／書き
込みパルスがオンのときのみバッファを開きＦＩＦＯメ
モリ１１からの読出データを出力する。また、書き込み
完了検出回路１５はＥＥＰＲＯＭ１６の出力するビジー
信号がオンのとき読み出し／書き込み信号を入力する
と、ＥＥＰＲＯＭ読み出しパルスを出力してＥＥＰＲＯ
Ｍ１６からデータを読み出し、読み出したデータをチェ
ックして書き込みデータとの一致を確認するとインクリ
メントパルスを出力する。
【０００５】また、ＥＥＰＲＯＭ１６は、バッファ回路
１４を経由するＦＩＦＯメモリ１１からの読み出しデー
タを、読み出し／書き込みパルス入力時に書き込みアド
レス信号の値のアドレスに書き込み、ＥＥＰＲＯＭ読み
出しパルスを入力すると書き込み完了検出回路１５に書
き込みアドレスの格納データを出力する。こうして外部
装置であるＣＰＵからの書き込みデータを一旦ＦＩＦＯ
メモリ１１で受けてからＥＥＰＲＯＭ１６に書き込むこ
とにより、ＣＰＵのＥＥＰＲＯＭ１６へのデータ書き込
みに占有される時間を低減することができる。
１４を経由するＦＩＦＯメモリ１１からの読み出しデー
タを、読み出し／書き込みパルス入力時に書き込みアド
レス信号の値のアドレスに書き込み、ＥＥＰＲＯＭ読み
出しパルスを入力すると書き込み完了検出回路１５に書
き込みアドレスの格納データを出力する。こうして外部
装置であるＣＰＵからの書き込みデータを一旦ＦＩＦＯ
メモリ１１で受けてからＥＥＰＲＯＭ１６に書き込むこ
とにより、ＣＰＵのＥＥＰＲＯＭ１６へのデータ書き込
みに占有される時間を低減することができる。
【０００６】
【発明が解決しようとする課題】このような従来のＥＥ
ＰＲＯＭ書き込み回路では、アドレスカウンタを用いて
１つづつアドレスを増加させながら連続的にデータの書
き込みを行っているために、ＥＥＰＲＯＭの連続してい
ないアドレスにはデータを書き込むことができないとい
う問題があった。したがって本発明は、フラッシュメモ
リの連続していないアドレスに対してもデータの書き込
みを可能とすると共にデータ書き込みの際にＣＰＵの負
荷を軽減することを目的とする。
ＰＲＯＭ書き込み回路では、アドレスカウンタを用いて
１つづつアドレスを増加させながら連続的にデータの書
き込みを行っているために、ＥＥＰＲＯＭの連続してい
ないアドレスにはデータを書き込むことができないとい
う問題があった。したがって本発明は、フラッシュメモ
リの連続していないアドレスに対してもデータの書き込
みを可能とすると共にデータ書き込みの際にＣＰＵの負
荷を軽減することを目的とする。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために本発明は、フラッシュメモリに対し連続してデ
ータを書き込むフラッシュメモリ連続書き込み回路にお
いて、外部からデータを書き込むとビジー信号をオン出
力し、読み出し信号を入力すると書き込まれているデー
タを書き込み順に順次前記フラッシュメモリへ出力する
と共に、全てのデータを出力するとビジー信号をオフ出
力するデータメモリと、外部からのアドレスデータを書
き込んで記憶すると共に、読み出し信号を入力すると書
き込まれているアドレスデータを書き込み順に順次フラ
ッシュメモリへ出力するアドレスメモリと、外部からア
ドレスストローブ信号を入力するとアドレスメモリへ書
き込み信号を出力すると共に、外部からデータアクノレ
ッジ信号を入力するとデータメモリへ書き込み信号を出
力する書き込み信号出力回路と、書き込み信号出力回路
からデータメモリへ書き込み信号が出力されかつこのデ
ータメモリのビジー信号がオフのときにアドレスメモリ
及びデータメモリに対して読み出し信号を出力する読み
出し信号出力回路と、フラッシュメモリからデータ書き
込み終了信号を入力すると読み出し信号出力回路へリセ
ット信号を送出する書き込み状態検出回路とを設けたも
のである。また、読み出し信号出力回路は書き込み状態
検出回路からのリセット信号の入力に応じて読み出し信
号の出力を停止すると共に、データメモリからビジー信
号がオン出力されている場合は読み出し信号を再出力す
るようにしたものである。
るために本発明は、フラッシュメモリに対し連続してデ
ータを書き込むフラッシュメモリ連続書き込み回路にお
いて、外部からデータを書き込むとビジー信号をオン出
力し、読み出し信号を入力すると書き込まれているデー
タを書き込み順に順次前記フラッシュメモリへ出力する
と共に、全てのデータを出力するとビジー信号をオフ出
力するデータメモリと、外部からのアドレスデータを書
き込んで記憶すると共に、読み出し信号を入力すると書
き込まれているアドレスデータを書き込み順に順次フラ
ッシュメモリへ出力するアドレスメモリと、外部からア
ドレスストローブ信号を入力するとアドレスメモリへ書
き込み信号を出力すると共に、外部からデータアクノレ
ッジ信号を入力するとデータメモリへ書き込み信号を出
力する書き込み信号出力回路と、書き込み信号出力回路
からデータメモリへ書き込み信号が出力されかつこのデ
ータメモリのビジー信号がオフのときにアドレスメモリ
及びデータメモリに対して読み出し信号を出力する読み
出し信号出力回路と、フラッシュメモリからデータ書き
込み終了信号を入力すると読み出し信号出力回路へリセ
ット信号を送出する書き込み状態検出回路とを設けたも
のである。また、読み出し信号出力回路は書き込み状態
検出回路からのリセット信号の入力に応じて読み出し信
号の出力を停止すると共に、データメモリからビジー信
号がオン出力されている場合は読み出し信号を再出力す
るようにしたものである。
【０００８】
【作用】例えばＣＰＵ等の外部装置からフラッシュメモ
リへ書き込まれるデータ及びこの書き込みデータのフラ
ッシュメモリに対する書き込み位置を指定するアドレス
データは、書き込み信号出力回路からの書き込み信号に
よりそれぞれデータメモリ及びアドレスメモリに一旦記
憶されると共に、データメモリ及びアドレスメモリに記
憶された各データは、データメモリへの書き込み信号に
基づいて読み出し信号出力回路から出力される読み出し
信号により、フラッシュメモリへ出力される。この結果
フラッシュメモリに対してはアドレスメモリ及びデータ
メモリの各内容が自動的に読み出されてデータが書き込
まれることになり、したがってＣＰＵのフラッシュメモ
リに対するデータ書き込み時間を大幅に低減できる。ま
た、アドレスメモリのアドレスデータを変えることによ
り、フラッシュメモリの任意のアドレスにデータを書き
込むことができる。また、書き込み状態検出回路からの
リセット信号の入力に応じて読み出し信号の出力が停止
されると共に、このときデータメモリからビジー信号が
オン出力されている場合は読み出し信号が再出力され
る。この結果、フラッシュメモリに対してデータを連続
的に書き込むことが可能になる。
リへ書き込まれるデータ及びこの書き込みデータのフラ
ッシュメモリに対する書き込み位置を指定するアドレス
データは、書き込み信号出力回路からの書き込み信号に
よりそれぞれデータメモリ及びアドレスメモリに一旦記
憶されると共に、データメモリ及びアドレスメモリに記
憶された各データは、データメモリへの書き込み信号に
基づいて読み出し信号出力回路から出力される読み出し
信号により、フラッシュメモリへ出力される。この結果
フラッシュメモリに対してはアドレスメモリ及びデータ
メモリの各内容が自動的に読み出されてデータが書き込
まれることになり、したがってＣＰＵのフラッシュメモ
リに対するデータ書き込み時間を大幅に低減できる。ま
た、アドレスメモリのアドレスデータを変えることによ
り、フラッシュメモリの任意のアドレスにデータを書き
込むことができる。また、書き込み状態検出回路からの
リセット信号の入力に応じて読み出し信号の出力が停止
されると共に、このときデータメモリからビジー信号が
オン出力されている場合は読み出し信号が再出力され
る。この結果、フラッシュメモリに対してデータを連続
的に書き込むことが可能になる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明のフラッシュメモリ連続書き
込み回路の一実施例を示すブロック図である。同図にお
いて、１はアドレス用ＦＩＦＯ、２はデータ用ＦＩＦ
Ｏ、３は書き込み信号出力回路、４は読み出し信号出力
回路、５は書き込み状態検出回路、６はフラッシュメモ
リである。そしてこれらの各構成要素は信号線Ａ〜Ｌで
接続されている。
て説明する。図１は本発明のフラッシュメモリ連続書き
込み回路の一実施例を示すブロック図である。同図にお
いて、１はアドレス用ＦＩＦＯ、２はデータ用ＦＩＦ
Ｏ、３は書き込み信号出力回路、４は読み出し信号出力
回路、５は書き込み状態検出回路、６はフラッシュメモ
リである。そしてこれらの各構成要素は信号線Ａ〜Ｌで
接続されている。
【００１０】次に図２は上記実施例回路の各部のタイミ
ングを示すタイミングチャートである。このタイミング
チャートに基づきこの実施例回路の各部の動作を説明す
る。まずはじめに信号線Ａと接続されるバスと各ＦＩＦ
Ｏ１，２間の動作タイミングから説明する。いま、アド
レス用ＦＩＦＯ１及びデータ用ＦＩＦＯ２に対して、バ
スに接続される信号線Ａを介して図示しないＣＰＵから
アドレスＡＤとデータＤＴが図２（ａ）のタイミングで
順次出力されているものとする。また、これらのアドレ
スＡＤ及びデータＤＴの書き込みタイミングと同一の図
２の（ｂ），（ｃ）に示すタイミングで信号線Ｂ，Ｃを
介し上述のＣＰＵから書き込み信号出力回路３へアドレ
スストローブ信号ＡＤＳ及びデータアクノレッジ信号Ｄ
ＡＫが出力されているものとする。
ングを示すタイミングチャートである。このタイミング
チャートに基づきこの実施例回路の各部の動作を説明す
る。まずはじめに信号線Ａと接続されるバスと各ＦＩＦ
Ｏ１，２間の動作タイミングから説明する。いま、アド
レス用ＦＩＦＯ１及びデータ用ＦＩＦＯ２に対して、バ
スに接続される信号線Ａを介して図示しないＣＰＵから
アドレスＡＤとデータＤＴが図２（ａ）のタイミングで
順次出力されているものとする。また、これらのアドレ
スＡＤ及びデータＤＴの書き込みタイミングと同一の図
２の（ｂ），（ｃ）に示すタイミングで信号線Ｂ，Ｃを
介し上述のＣＰＵから書き込み信号出力回路３へアドレ
スストローブ信号ＡＤＳ及びデータアクノレッジ信号Ｄ
ＡＫが出力されているものとする。
【００１１】この場合、書き込み信号出力回路３は、こ
のアドレスストローブ信号ＡＤＳを基に、アドレス用Ｆ
ＩＦＯ１に対し信号線Ｄを介して図２（ｄ）に示すタイ
ミングでライトイネーブル信号ＡＷを出力しアドレスＡ
Ｄ１を取り込ませる。また、データアクノレッジ信号Ｄ
ＡＫを基にデータ用ＦＩＦＯ２に対し信号線Ｅを介して
図２（ｅ）に示すタイミングでライトイネーブル信号Ｄ
Ｗを出力しデータＤＴ１を取り込ませる。
のアドレスストローブ信号ＡＤＳを基に、アドレス用Ｆ
ＩＦＯ１に対し信号線Ｄを介して図２（ｄ）に示すタイ
ミングでライトイネーブル信号ＡＷを出力しアドレスＡ
Ｄ１を取り込ませる。また、データアクノレッジ信号Ｄ
ＡＫを基にデータ用ＦＩＦＯ２に対し信号線Ｅを介して
図２（ｅ）に示すタイミングでライトイネーブル信号Ｄ
Ｗを出力しデータＤＴ１を取り込ませる。
【００１２】ここで、ライトイネーブル信号ＤＷが図２
（ｅ）のタイミングで書き込み信号出力回路３から出力
されると、同時にこのライトイネーブル信号ＤＷを入力
する読み出し信号出力回路４から信号線Ｆを介しアドレ
ス用ＦＩＦＯ１に対し、リードイネーブル信号ＡＲが図
２（ｆ）に示すタイミングで出力される。また、信号線
Ｇを介してデータ用ＦＩＦＯ２に対し、リードイネーブ
ル信号ＤＲが図２（ｇ）に示すタイミングで出力され
る。
（ｅ）のタイミングで書き込み信号出力回路３から出力
されると、同時にこのライトイネーブル信号ＤＷを入力
する読み出し信号出力回路４から信号線Ｆを介しアドレ
ス用ＦＩＦＯ１に対し、リードイネーブル信号ＡＲが図
２（ｆ）に示すタイミングで出力される。また、信号線
Ｇを介してデータ用ＦＩＦＯ２に対し、リードイネーブ
ル信号ＤＲが図２（ｇ）に示すタイミングで出力され
る。
【００１３】そしてこれらのリードイネーブル信号Ａ
Ｒ，ＤＲがアクティブの間（図２では「Ｌ」レベルの
間）、アドレス用ＦＩＦＯ１及びデータ用ＦＩＦＯ２か
らフラッシュメモリ６へそれぞれ信号線Ｈ，Ｉを介して
図２の（ｈ），（ｉ）に示すタイミングでアドレスＡＤ
１及びデータＤＴ１が出力され、フラッシュメモリ６の
指定されたアドレスＡＤ１にデータＤＴ１が書き込まれ
る。ここでフラッシュメモリ６へデータＤＴ１の書き込
みが終了すると、フラッシュメモリ６から書き込み状態
検出回路５へ信号線Ｋを介してフラッシュメモリ６に対
する書き込みが終了したことを示すフラッシュメモリ書
き込みポーリング信号ＰＯが図２（ｋ）のタイミングで
出力される。
Ｒ，ＤＲがアクティブの間（図２では「Ｌ」レベルの
間）、アドレス用ＦＩＦＯ１及びデータ用ＦＩＦＯ２か
らフラッシュメモリ６へそれぞれ信号線Ｈ，Ｉを介して
図２の（ｈ），（ｉ）に示すタイミングでアドレスＡＤ
１及びデータＤＴ１が出力され、フラッシュメモリ６の
指定されたアドレスＡＤ１にデータＤＴ１が書き込まれ
る。ここでフラッシュメモリ６へデータＤＴ１の書き込
みが終了すると、フラッシュメモリ６から書き込み状態
検出回路５へ信号線Ｋを介してフラッシュメモリ６に対
する書き込みが終了したことを示すフラッシュメモリ書
き込みポーリング信号ＰＯが図２（ｋ）のタイミングで
出力される。
【００１４】この信号ＰＯを検出した書き込み状態検出
回路５が、読み出し信号出力回路４に対し信号線Ｌを介
してリセット信号ＲＲを出力することにより、読み出し
信号出力回路４は各リードイネーブル信号ＡＲ，ＤＲを
図２（ｆ），（ｇ）のタイミングでリセットする。ま
た、その時にデータ用ＦＩＦＯ２と書き込み状態検出回
路５とが接続されている信号線Ｊ上にデータ用ＦＩＦＯ
２から、図２（ｊ）に示すような「Ｈ」レベルのＦＩＦ
Ｏエンプティ信号ＥＦが出力されていれば、各ＦＩＦＯ
１，２にはデータがまだ蓄積されていることを示してい
る。
回路５が、読み出し信号出力回路４に対し信号線Ｌを介
してリセット信号ＲＲを出力することにより、読み出し
信号出力回路４は各リードイネーブル信号ＡＲ，ＤＲを
図２（ｆ），（ｇ）のタイミングでリセットする。ま
た、その時にデータ用ＦＩＦＯ２と書き込み状態検出回
路５とが接続されている信号線Ｊ上にデータ用ＦＩＦＯ
２から、図２（ｊ）に示すような「Ｈ」レベルのＦＩＦ
Ｏエンプティ信号ＥＦが出力されていれば、各ＦＩＦＯ
１，２にはデータがまだ蓄積されていることを示してい
る。
【００１５】このような場合、読み出し信号出力回路４
は、信号線Ｊ上から「Ｈ」レベルのＦＩＦＯエンプティ
信号ＥＦを検出すると、再び各リードイネーブル信号Ａ
Ｒ，ＤＲを上記リセット後の１クロックを経た図２
（ｆ），（ｇ）のタイミングでアクティブとする。これ
によってアドレス用ＦＩＦＯ１からフラッシュメモリ６
へ次のアドレスＡＤ２が出力されてアドレス指定される
と共に、このときデータ用ＦＩＦＯ２から次のデータＤ
Ｔ２が出力されて書き込まれる。
は、信号線Ｊ上から「Ｈ」レベルのＦＩＦＯエンプティ
信号ＥＦを検出すると、再び各リードイネーブル信号Ａ
Ｒ，ＤＲを上記リセット後の１クロックを経た図２
（ｆ），（ｇ）のタイミングでアクティブとする。これ
によってアドレス用ＦＩＦＯ１からフラッシュメモリ６
へ次のアドレスＡＤ２が出力されてアドレス指定される
と共に、このときデータ用ＦＩＦＯ２から次のデータＤ
Ｔ２が出力されて書き込まれる。
【００１６】このようにＣＰＵからフラッシュメモリ６
に対しデータを連続して書き込む場合、ＣＰＵからフラ
ッシュメモリ６に対するアドレスデータ及び書き込みデ
ータを一旦各ＦＩＦＯ１，２で蓄積し、フラッシュメモ
リ６への書き込みは自動的に各ＦＩＦＯ１，２の内容を
読み出して行うことにより、ＣＰＵがフラッシュメモリ
６の書き込みのために占有される時間を大幅に減少でき
る。
に対しデータを連続して書き込む場合、ＣＰＵからフラ
ッシュメモリ６に対するアドレスデータ及び書き込みデ
ータを一旦各ＦＩＦＯ１，２で蓄積し、フラッシュメモ
リ６への書き込みは自動的に各ＦＩＦＯ１，２の内容を
読み出して行うことにより、ＣＰＵがフラッシュメモリ
６の書き込みのために占有される時間を大幅に減少でき
る。
【００１７】
【発明の効果】以上説明したように本発明によれば、例
えばＣＰＵ等の外部装置からフラッシュメモリへ書き込
まれるデータ及びこの書き込みデータのフラッシュメモ
リに対する書き込み位置を指定するアドレスデータを、
書き込み信号出力回路からの書き込み信号によりそれぞ
れデータメモリ及びアドレスメモリに一旦記憶すると共
に、データメモリ及びアドレスメモリに記憶された各デ
ータを、読み出し信号出力回路から出力される読み出し
信号によりフラッシュメモリへ出力するようにしたの
で、フラッシュメモリに対してはアドレスメモリ及びデ
ータメモリの各内容が自動的に読み出されてデータが書
き込まれることになり、したがってＣＰＵのフラッシュ
メモリに対するデータ書き込み時間を大幅に低減でき
る。また、アドレスメモリのアドレスデータを変えるこ
とにより、フラッシュメモリの任意のアドレスにデータ
を書き込むことができる。また、書き込み状態検出回路
からのリセット信号の入力に応じて読み出し信号の出力
を停止すると共に、このときデータメモリからビジー信
号がオン出力されている場合は読み出し信号を再出力す
るようにしたので、フラッシュメモリに対してデータを
連続的に書き込むことが可能になる。
えばＣＰＵ等の外部装置からフラッシュメモリへ書き込
まれるデータ及びこの書き込みデータのフラッシュメモ
リに対する書き込み位置を指定するアドレスデータを、
書き込み信号出力回路からの書き込み信号によりそれぞ
れデータメモリ及びアドレスメモリに一旦記憶すると共
に、データメモリ及びアドレスメモリに記憶された各デ
ータを、読み出し信号出力回路から出力される読み出し
信号によりフラッシュメモリへ出力するようにしたの
で、フラッシュメモリに対してはアドレスメモリ及びデ
ータメモリの各内容が自動的に読み出されてデータが書
き込まれることになり、したがってＣＰＵのフラッシュ
メモリに対するデータ書き込み時間を大幅に低減でき
る。また、アドレスメモリのアドレスデータを変えるこ
とにより、フラッシュメモリの任意のアドレスにデータ
を書き込むことができる。また、書き込み状態検出回路
からのリセット信号の入力に応じて読み出し信号の出力
を停止すると共に、このときデータメモリからビジー信
号がオン出力されている場合は読み出し信号を再出力す
るようにしたので、フラッシュメモリに対してデータを
連続的に書き込むことが可能になる。
【図１】 本発明の一実施例を示すブロック図である。
【図２】 上記実施例回路の各部のタイミングを示すタ
イミングチャートである。
イミングチャートである。
【図３】 従来回路のブロック図である。
１…アドレス用ＦＩＦＯ、２…データ用ＦＩＦＯ、３…
書き込み信号出力回路、４…読み出し信号出力回路、５
…書き込み状態検出回路、６…フラッシュメモリ。
書き込み信号出力回路、４…読み出し信号出力回路、５
…書き込み状態検出回路、６…フラッシュメモリ。
Claims (2)
- 【請求項１】 フラッシュメモリに対し連続してデータ
を書き込むフラッシュメモリ連続書き込み回路におい
て、 外部からデータを書き込むとビジー信号をオン出力し、
読み出し信号を入力すると書き込まれているデータを書
き込み順に順次前記フラッシュメモリへ出力すると共
に、全てのデータを出力すると前記ビジー信号をオフ出
力するデータメモリと、 外部からのアドレスデータを書き込んで記憶すると共
に、前記読み出し信号を入力すると書き込まれているア
ドレスデータを書き込み順に順次前記フラッシュメモリ
へ出力するアドレスメモリと、 外部からアドレスストローブ信号を入力すると前記アド
レスメモリへ書き込み信号を出力すると共に、外部から
データアクノレッジ信号を入力すると前記データメモリ
へ書き込み信号を出力する書き込み信号出力回路と、 前記書き込み信号出力回路から前記データメモリへ書き
込み信号が出力されかつこのデータメモリのビジー信号
がオフのときに前記アドレスメモリ及びデータメモリに
対して前記読み出し信号を出力する読み出し信号出力回
路と、 前記フラッシュメモリからデータ書き込み終了信号を入
力すると前記読み出し信号出力回路へリセット信号を送
出する書き込み状態検出回路とを備えたことを特徴とす
るフラッシュメモリ連続書き込み回路。 - 【請求項２】 請求項１記載のフラッシュメモリ連続書
き込み回路において、 前記読み出し信号出力回路は前記書き込み状態検出回路
からのリセット信号の入力に応じて前記読み出し信号の
出力を停止すると共に、前記データメモリからビジー信
号がオン出力されている場合は、前記読み出し信号を再
出力することを特徴とするフラッシュメモリ連続書き込
み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16783894A JPH0830502A (ja) | 1994-07-20 | 1994-07-20 | フラッシュメモリ連続書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16783894A JPH0830502A (ja) | 1994-07-20 | 1994-07-20 | フラッシュメモリ連続書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0830502A true JPH0830502A (ja) | 1996-02-02 |
Family
ID=15857022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16783894A Pending JPH0830502A (ja) | 1994-07-20 | 1994-07-20 | フラッシュメモリ連続書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830502A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210057220A (ko) | 2016-06-01 | 2021-05-20 | 신에쯔 세끼에이 가부시키가이샤 | 자외선ｓｍｄ형 ｌｅｄ소자의 기밀봉지용 석영유리 부재 및 자외선ｌｅｄ용 석영유리 부재의 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757352A (en) * | 1980-09-22 | 1982-04-06 | Fuji Xerox Co Ltd | Multi-stage preceding control system for transfer of data |
| JPS6054042A (ja) * | 1983-09-02 | 1985-03-28 | Sony Tektronix Corp | デ−タ転送方法及び装置 |
| JPH0352041A (ja) * | 1989-07-20 | 1991-03-06 | Nec Corp | ローカルメモリ制御回路 |
| JPH04105299A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | マイクロ・コンピュータ |
-
1994
- 1994-07-20 JP JP16783894A patent/JPH0830502A/ja active Pending
Patent Citations (4)
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