JPH05150866A - リセツト情報記憶回路 - Google Patents
リセツト情報記憶回路Info
- Publication number
- JPH05150866A JPH05150866A JP3316713A JP31671391A JPH05150866A JP H05150866 A JPH05150866 A JP H05150866A JP 3316713 A JP3316713 A JP 3316713A JP 31671391 A JP31671391 A JP 31671391A JP H05150866 A JPH05150866 A JP H05150866A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- cpu
- reset
- reset information
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵの状態に影響を受けずにリセット情報
をバッファに記憶して読み出すことにより、システムの
ダウン等の原因究明を可能にして、システムの信頼性を
向上することにある。 【構成】 ＣＰＵ１と、このＣＰＵ１をリセットする要
因を示すリセット情報を記憶するバッファ７と、このバ
ッファ７に前記ＣＰＵに出力されるリセット要因信号が
入力されると当該リセット要因信号をトリガとしてリセ
ット情報をバッファに記憶させる記憶手段７，９と、こ
の記憶手段７，９によりバッファに記憶されたリセット
情報を読み出す手段１とを備えたことを特徴としてい
る。
をバッファに記憶して読み出すことにより、システムの
ダウン等の原因究明を可能にして、システムの信頼性を
向上することにある。 【構成】 ＣＰＵ１と、このＣＰＵ１をリセットする要
因を示すリセット情報を記憶するバッファ７と、このバ
ッファ７に前記ＣＰＵに出力されるリセット要因信号が
入力されると当該リセット要因信号をトリガとしてリセ
ット情報をバッファに記憶させる記憶手段７，９と、こ
の記憶手段７，９によりバッファに記憶されたリセット
情報を読み出す手段１とを備えたことを特徴としてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵのリセット情報
を得るリセット情報書込み回路のうち、特に、当該リセ
ット情報を記憶して、当該リセット情報を解読するリセ
ット情報記憶回路に関する。
を得るリセット情報書込み回路のうち、特に、当該リセ
ット情報を記憶して、当該リセット情報を解読するリセ
ット情報記憶回路に関する。
【０００２】
【従来の技術】従来、ＣＰＵをリセット状態にするリセ
ット情報をメモリの所定アドレスに記憶する方式は、リ
セット要因が発生する前に割込みをかけてリセット通告
をＣＰＵに伝えて、メモリの所定アドレスにリセット情
報を記憶するものであった。上記方式は、ＣＰＵが通常
の状態の場合であるが、ＣＰＵがロック状態の場合に
は、リセット通告を伝えてもＣＰＵが受け付けないた
め、リセット情報を記憶するのが容易ではなかった。
ット情報をメモリの所定アドレスに記憶する方式は、リ
セット要因が発生する前に割込みをかけてリセット通告
をＣＰＵに伝えて、メモリの所定アドレスにリセット情
報を記憶するものであった。上記方式は、ＣＰＵが通常
の状態の場合であるが、ＣＰＵがロック状態の場合に
は、リセット通告を伝えてもＣＰＵが受け付けないた
め、リセット情報を記憶するのが容易ではなかった。
【０００３】
【発明が解決しようとする課題】しかしながら、従来
は、ＣＰＵがロック状態の場合にはリセット要因が発生
する前に当該ＣＰＵにリセット通告しても受け付けない
ため、リセット情報を得ることができず、ＣＰＵのダウ
ンの原因を究明できないことによりシステムの信頼性の
低下を招来する問題があった。
は、ＣＰＵがロック状態の場合にはリセット要因が発生
する前に当該ＣＰＵにリセット通告しても受け付けない
ため、リセット情報を得ることができず、ＣＰＵのダウ
ンの原因を究明できないことによりシステムの信頼性の
低下を招来する問題があった。
【０００４】本発明は、このような従来の課題を解決す
るためになされたものであり、その目的は、ＣＰＵの状
態に影響を受けずにリセット情報をバッファに記憶して
読み出すことにより、システムのダウン等の原因究明を
可能にして、システムの信頼性を向上するリセット情報
記憶回路を提供することにある。
るためになされたものであり、その目的は、ＣＰＵの状
態に影響を受けずにリセット情報をバッファに記憶して
読み出すことにより、システムのダウン等の原因究明を
可能にして、システムの信頼性を向上するリセット情報
記憶回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ＣＰＵと、このＣＰＵをリセットする要
因を示すリセット情報を記憶するバッファと、このバッ
ファに前記ＣＰＵに出力されるリセット要因信号が入力
されると当該リセット要因信号をトリガとしてリセット
情報をバッファに記憶させる記憶手段と、この記憶手段
によりバッファに記憶されたリセット情報を読み出す手
段と、を備えたことを要旨とする。
め、本発明は、ＣＰＵと、このＣＰＵをリセットする要
因を示すリセット情報を記憶するバッファと、このバッ
ファに前記ＣＰＵに出力されるリセット要因信号が入力
されると当該リセット要因信号をトリガとしてリセット
情報をバッファに記憶させる記憶手段と、この記憶手段
によりバッファに記憶されたリセット情報を読み出す手
段と、を備えたことを要旨とする。
【０００６】
【作用】上述の如く構成すれば、記憶手段によりバッフ
ァにＣＰＵに出力されるリセット要因信号が入力される
と当該リセット要因信号をトリガとしてリセット情報が
バッファに記憶される。上記記憶手段によりバッファに
記憶されたリセット情報を読み出すことにより、システ
ムのダウン等の原因究明が可能になる。
ァにＣＰＵに出力されるリセット要因信号が入力される
と当該リセット要因信号をトリガとしてリセット情報が
バッファに記憶される。上記記憶手段によりバッファに
記憶されたリセット情報を読み出すことにより、システ
ムのダウン等の原因究明が可能になる。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００８】図１は本発明のリセット情報記憶回路に係
る一実施例を示す回路図である。
る一実施例を示す回路図である。
【０００９】同図において、ＣＰＵ１のリセット（ＲＳ
Ｔ）端子は、オア回路３を介してリセット要因信号を発
生するＲＡＭ５に接続されている。また、ＣＰＵ１は、
バッファ７に制御線を介して接続され、書込み回路９に
はアドレス線および制御線を介して接続されている。
Ｔ）端子は、オア回路３を介してリセット要因信号を発
生するＲＡＭ５に接続されている。また、ＣＰＵ１は、
バッファ７に制御線を介して接続され、書込み回路９に
はアドレス線および制御線を介して接続されている。
【００１０】オア回路３は、ＲＡＭ５がエラーを発生し
てリセット要因信号が入力されると当該リセット要因信
号の論理和を取りＣＰＵ１のＲＳＴ端子およびバッファ
７のクロック（ＣＬＫ）端子をハイレベルにする。
てリセット要因信号が入力されると当該リセット要因信
号の論理和を取りＣＰＵ１のＲＳＴ端子およびバッファ
７のクロック（ＣＬＫ）端子をハイレベルにする。
【００１１】ＲＡＭ５は、オア回路３およびバッファ７
のデータ端子（Ｄ0〜Ｄn ）に接続され、エラーが発生
するとオア回路３にリセット要因信号を、バッファ７の
データ端子にリセット情報信号を出力する。
のデータ端子（Ｄ0〜Ｄn ）に接続され、エラーが発生
するとオア回路３にリセット要因信号を、バッファ７の
データ端子にリセット情報信号を出力する。
【００１２】バッファ７は、オア回路３によりＣＬＫ端
子がハイレベルにされるとトリガ信号としてリセット情
報信号をデータ端子に取り込み、書込み回路９により指
定されるアドレスに記憶する。また、バッファ７は、リ
セット情報信号以外の情報も記憶する。更に、バッファ
７は、ＣＰＵ１とデータ線により接続され、所定アドレ
スに記憶されたリセット情報信号等がＣＰＵ１に読み出
されるものである。以上より、バッファ７は、ＣＰＵ１
がロック状態の場合でもＣＰＵ１に影響されずにリセッ
ト情報信号を記憶できる。
子がハイレベルにされるとトリガ信号としてリセット情
報信号をデータ端子に取り込み、書込み回路９により指
定されるアドレスに記憶する。また、バッファ７は、リ
セット情報信号以外の情報も記憶する。更に、バッファ
７は、ＣＰＵ１とデータ線により接続され、所定アドレ
スに記憶されたリセット情報信号等がＣＰＵ１に読み出
されるものである。以上より、バッファ７は、ＣＰＵ１
がロック状態の場合でもＣＰＵ１に影響されずにリセッ
ト情報信号を記憶できる。
【００１３】書込み回路９は、ＣＰＵ１により指定され
るアドレスによりバッファ７にリセット情報信号等を記
憶するアドレスを指定する。
るアドレスによりバッファ７にリセット情報信号等を記
憶するアドレスを指定する。
【００１４】次に本実施例の作用を図２のタイムチャー
トを用いて説明する。
トを用いて説明する。
【００１５】まず、ＣＰＵ１等に電源投入後、ＣＰＵ１
がロック状態になり、ＲＡＭ５にエラーが発生するとＲ
ＡＭ５は、オア回路３にリセット要因信号を出力する。
リセット要因信号が入力されるとオア回路３は、ＣＰＵ
１のＲＳＴ端子およびバッファ７のＣＬＫ端子をハイレ
ベルにする（同図（ａ），（ｂ））。同図（ｂ）に示す
ＣＬＫ端子がハイレベルになるとバッファ７は、トリガ
信号としてＲＡＭ５から入力されるリセット情報信号を
データ端子（Ｄ0 〜Ｄn ）から取り込む（同図（ｃ）〜
（ｄ））。取り込んだリセット情報信号をバッファ７
は、書込み回路９から指定されたアドレスに記憶する。
がロック状態になり、ＲＡＭ５にエラーが発生するとＲ
ＡＭ５は、オア回路３にリセット要因信号を出力する。
リセット要因信号が入力されるとオア回路３は、ＣＰＵ
１のＲＳＴ端子およびバッファ７のＣＬＫ端子をハイレ
ベルにする（同図（ａ），（ｂ））。同図（ｂ）に示す
ＣＬＫ端子がハイレベルになるとバッファ７は、トリガ
信号としてＲＡＭ５から入力されるリセット情報信号を
データ端子（Ｄ0 〜Ｄn ）から取り込む（同図（ｃ）〜
（ｄ））。取り込んだリセット情報信号をバッファ７
は、書込み回路９から指定されたアドレスに記憶する。
【００１６】これにより、ＣＰＵ１がロック状態の場合
でも、リセット情報が確実にバッファ７に記憶される。
でも、リセット情報が確実にバッファ７に記憶される。
【００１７】そして、ＣＰＵ１のロック状態が解除され
るとＣＰＵ１は、データ線を介してバッファ７のアドレ
スに記憶されているリセット情報を読み取り、リセット
の発生原因を究明可能になる。
るとＣＰＵ１は、データ線を介してバッファ７のアドレ
スに記憶されているリセット情報を読み取り、リセット
の発生原因を究明可能になる。
【００１８】
【発明の効果】以上説明したように、本発明では、リセ
ット要因信号をトリガとしてバッファにリセット情報を
記憶するので、ＣＰＵの状態に影響を受けずにリセット
情報をバッファに記憶して読み出すことにより、システ
ムのダウン等の原因究明を可能にして、システムの信頼
性の向上を実現できる。
ット要因信号をトリガとしてバッファにリセット情報を
記憶するので、ＣＰＵの状態に影響を受けずにリセット
情報をバッファに記憶して読み出すことにより、システ
ムのダウン等の原因究明を可能にして、システムの信頼
性の向上を実現できる。
【図１】本発明のリセット情報記憶回路に係る一実施例
を示す回路図である。
を示す回路図である。
【図２】本発明の動作を示すタイムチャートである。
１ ＣＰＵ ５ ＲＡＭ ７ バッファ ９ 書込み回路
Claims (1)
- 【請求項１】 ＣＰＵと、 このＣＰＵをリセットする要因を示すリセット情報を記
憶するバッファと、 このバッファに前記ＣＰＵに出力されるリセット要因信
号が入力されると当該リセット要因信号をトリガとして
リセット情報をバッファに記憶させる記憶手段と、 この記憶手段によりバッファに記憶されたリセット情報
を読み出す手段と、 を備えたことを特徴とするリセット情報記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316713A JPH05150866A (ja) | 1991-11-29 | 1991-11-29 | リセツト情報記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316713A JPH05150866A (ja) | 1991-11-29 | 1991-11-29 | リセツト情報記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150866A true JPH05150866A (ja) | 1993-06-18 |
Family
ID=18080074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316713A Pending JPH05150866A (ja) | 1991-11-29 | 1991-11-29 | リセツト情報記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
-
1991
- 1991-11-29 JP JP3316713A patent/JPH05150866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6694452B1 (en) | 1998-12-25 | 2004-02-17 | Nec Electronics Corporation | Data processor and method of processing data |
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