JPS62205456A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS62205456A JPS62205456A JP61047224A JP4722486A JPS62205456A JP S62205456 A JPS62205456 A JP S62205456A JP 61047224 A JP61047224 A JP 61047224A JP 4722486 A JP4722486 A JP 4722486A JP S62205456 A JPS62205456 A JP S62205456A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- parity
- memory
- request address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、所定のアドレス信号によってメモリの内容を
読み出しあるいはその書き込みを行う記憶装置に関する
。
読み出しあるいはその書き込みを行う記憶装置に関する
。
情報処理装置等において、種々のデータを記憶させてお
く記憶装置には、大型のものから小型のものまで各種の
ものが使用されている。いずれの記憶装置も、一般にそ
の中に記憶されたデータを読み出したり、そこにデータ
を書き込む場合に、そのつと所定のアドレスを指定して
データの入出力を行うようにしている。
く記憶装置には、大型のものから小型のものまで各種の
ものが使用されている。いずれの記憶装置も、一般にそ
の中に記憶されたデータを読み出したり、そこにデータ
を書き込む場合に、そのつと所定のアドレスを指定して
データの入出力を行うようにしている。
例えばランダム・アクセス・メモリ（ＲＡＭ）素子につ
いていえば、その中に格納されたデータの読み出しは次
のようにして行われる。
いていえば、その中に格納されたデータの読み出しは次
のようにして行われる。
まず、所定のアドレス信号（以下これを要求アドレスと
呼ぶことに２する）を、ＲＡＭ素子のアドレス端子に入
力する。そして、読み出しイネーブル信号をその読み出
し制御用端子に人力する。その後、ＲＡＭ素子のデータ
出力端子に出力されたデータを別回路で読み取る。
呼ぶことに２する）を、ＲＡＭ素子のアドレス端子に入
力する。そして、読み出しイネーブル信号をその読み出
し制御用端子に人力する。その後、ＲＡＭ素子のデータ
出力端子に出力されたデータを別回路で読み取る。
また、書き込み動作は次のようにして行う。
はじめに要求アドレスをＲＡＭ素子のアドレス端子に入
力する。そして、書き込むべきデータをＲＡＭ素子のデ
ータ入力端子に入力して、書き込みイネーブル信号をそ
の書き込み制御端子に人力する。こうして、所定のデー
タの書き込みが完了する。
力する。そして、書き込むべきデータをＲＡＭ素子のデ
ータ入力端子に入力して、書き込みイネーブル信号をそ
の書き込み制御端子に人力する。こうして、所定のデー
タの書き込みが完了する。
このような記憶装置の読み出し書き込み動作において、
要求アドレスには、高い信頼性が必要となる。
要求アドレスには、高い信頼性が必要となる。
すなわち、もしこの要求アドレスが何らかの原因で誤っ
た内容となった場合、そのまま、その記憶装置内の誤っ
た要求アドレスからデータが読み出され使用されてしま
うことになる。これは、演算処理等の結果に誤りを生じ
ることにもなり、その影響するところが大きい。
た内容となった場合、そのまま、その記憶装置内の誤っ
た要求アドレスからデータが読み出され使用されてしま
うことになる。これは、演算処理等の結果に誤りを生じ
ることにもなり、その影響するところが大きい。
本発明は以上の点に着目してなされたもので、要求アド
レスの誤りを適確に検出し、高信頼化を図った記憶装置
を提供することを目的とするものである。
レスの誤りを適確に検出し、高信頼化を図った記憶装置
を提供することを目的とするものである。
本発明の記憶装置は、メモリと、このメモリに書き込む
べきデータを一時格納する書き込みデータレジスタと、
上記メモリに格納されたデータの読み出しあるいは上記
メモリへのデータの書き込みのために指定される、要求
アドレスを格納する要求アドレスレジスタと、上記メモ
リへのデータの書き込みの際、上記要求アドレスレジス
タからここに格納された上記要求アドレスを受け入れて
アドレスパリティを出力し、このアドレスパリティを上
記書き込みデータレジスタに格納された上記データとと
もに、上記メモリの上記要求アドレスへ書き込ませる要
求アドレスパリティ発生回路と、上記メモリの所定の要
求アドレスのデータを読み出す際、同時にその要求アド
レスを受け入れかつ上記アドレスパリティを読み出して
、その要求アドレスのエラーを検出するパリティエラー
検出回路とを有することを特徴とするものである。
べきデータを一時格納する書き込みデータレジスタと、
上記メモリに格納されたデータの読み出しあるいは上記
メモリへのデータの書き込みのために指定される、要求
アドレスを格納する要求アドレスレジスタと、上記メモ
リへのデータの書き込みの際、上記要求アドレスレジス
タからここに格納された上記要求アドレスを受け入れて
アドレスパリティを出力し、このアドレスパリティを上
記書き込みデータレジスタに格納された上記データとと
もに、上記メモリの上記要求アドレスへ書き込ませる要
求アドレスパリティ発生回路と、上記メモリの所定の要
求アドレスのデータを読み出す際、同時にその要求アド
レスを受け入れかつ上記アドレスパリティを読み出して
、その要求アドレスのエラーを検出するパリティエラー
検出回路とを有することを特徴とするものである。
このように、要求アドレスにデータを書き込む際、デー
タと共にその要求アドレスのパリティを書き込んでおく
と、データの読み出しと同時に出力されるこのアドレス
パリティを使用して、要求アドレスの誤りを検出するこ
とができる。これによって、記憶装置の取り扱うデータ
の信頼性を向上させることができる。
タと共にその要求アドレスのパリティを書き込んでおく
と、データの読み出しと同時に出力されるこのアドレス
パリティを使用して、要求アドレスの誤りを検出するこ
とができる。これによって、記憶装置の取り扱うデータ
の信頼性を向上させることができる。
図は本発明の記憶装置の実施例を示すプロ・ツク図であ
る。
る。
この装置は、メモリ１と、書き込みデータレジスタ２と
、要求アドレスレジスタ３と、要求アドレスパリティ発
生回路４と、パリティエラー検出回路５と、読み出しデ
ータレジスタ６とから構成されている。
、要求アドレスレジスタ３と、要求アドレスパリティ発
生回路４と、パリティエラー検出回路５と、読み出しデ
ータレジスタ６とから構成されている。
書き込みデータレジスタ２は、図示しない外部回路に接
続されて、これから人力する所定ビットのデータ２１を
、メモリ１の読み出しあるいは書き込み動作中保持する
回路である。その出力データ２１は、メモリ１の書き込
みデータ入力端子の上位側ビット１１に人力するよう結
線されている。
続されて、これから人力する所定ビットのデータ２１を
、メモリ１の読み出しあるいは書き込み動作中保持する
回路である。その出力データ２１は、メモリ１の書き込
みデータ入力端子の上位側ビット１１に人力するよう結
線されている。
また、要求アドレスレジスタ３は、同じく外部回路から
人力する要求アドレス３１を、メモリ１の読み出しある
いは書き込み動作中保持する回路である。その出力３１
は、メモリ１のアドレス端子１５に入力する一方、要求
アドレスパリティ発生回路４およびパリティエラー検出
回路５に入力するよう結線されている。
人力する要求アドレス３１を、メモリ１の読み出しある
いは書き込み動作中保持する回路である。その出力３１
は、メモリ１のアドレス端子１５に入力する一方、要求
アドレスパリティ発生回路４およびパリティエラー検出
回路５に入力するよう結線されている。
要求アドレスパリティ発生回路４は、既知のパリティビ
ット発生用回路であり、要求アドレス３１のパリティビ
ット４１を辱て、これを、例えば、メモリ１のデータ入
力端子の最下位ビット１２に向けて出力するよう結線さ
れている。
ット発生用回路であり、要求アドレス３１のパリティビ
ット４１を辱て、これを、例えば、メモリ１のデータ入
力端子の最下位ビット１２に向けて出力するよう結線さ
れている。
メモリ１のデータ出力側では、ちょうどデータ入力端子
の上位側ビット１１と対応する出力端子１３が、読み出
しデータレシスクロに接続されている。また、データ出
力端子の最下位ビット１４は、パリティエラー検出回路
６に接続されている。
の上位側ビット１１と対応する出力端子１３が、読み出
しデータレシスクロに接続されている。また、データ出
力端子の最下位ビット１４は、パリティエラー検出回路
６に接続されている。
このようにして、データ２１は読み出しデータレジスタ
６に、アドレスパリティ４１はパリティエラー検出回路
５に向けて出力される。
６に、アドレスパリティ４１はパリティエラー検出回路
５に向けて出力される。
読み出しデータレジスタ６は、メモリ１から読み出され
たデータ２１を一時的に保持し、これを外部回路に転送
するために設けられた回路である。
たデータ２１を一時的に保持し、これを外部回路に転送
するために設けられた回路である。
ハｌＪティエラー検出回路５は、要求アドレスレジスフ
３から入力する要求アドレス３１のパリティを得る、ち
ょうど要求アドレスパリティ発生回路４と全く同様の機
能を持つ回路と、このパリティとメモリ１から読み出さ
れたアドレスパリティ４１とを比較して、両者が不一致
のとき、アドレスエラー報告信号５１を出力する回路で
ある。これは比較回路とレジスタ等を含む論理回路から
構成される。
３から入力する要求アドレス３１のパリティを得る、ち
ょうど要求アドレスパリティ発生回路４と全く同様の機
能を持つ回路と、このパリティとメモリ１から読み出さ
れたアドレスパリティ４１とを比較して、両者が不一致
のとき、アドレスエラー報告信号５１を出力する回路で
ある。これは比較回路とレジスタ等を含む論理回路から
構成される。
以上の構成の本発明の記憶装置は次のように動作する。
まず、データ２１の書き込みを行う場合、要求アドレス
レジスタ３に要求アドレス３１がセットされ、書き込み
データレジスタ２に書き込むべきデータ２１がセットさ
れる。ここで、メモリ１に図示しない書き込みイネーブ
ル信号が人力すると、書き込みデータレジスタ２から出
力されるデータ２１の最下位ビットに、要求アドレスパ
リティ発生回路４から出力されるアドレスパリティ４１
が付加されて、これらが、メモリ１の要求アドレスに対
応する個所に格納される。
レジスタ３に要求アドレス３１がセットされ、書き込み
データレジスタ２に書き込むべきデータ２１がセットさ
れる。ここで、メモリ１に図示しない書き込みイネーブ
ル信号が人力すると、書き込みデータレジスタ２から出
力されるデータ２１の最下位ビットに、要求アドレスパ
リティ発生回路４から出力されるアドレスパリティ４１
が付加されて、これらが、メモリ１の要求アドレスに対
応する個所に格納される。
次に、メモリ１からこのようにして書き込んだデータを
読み出そうとする場合、要求アドレスレジスタ３に再び
同一の要求アドレスがセットされる。そして、メモリ１
に図示しない読み出しイネーブル信号が人力すると、メ
モリ１のデータ出力端子１３．１４からデータ２１とア
ドレスパリティ４１とが出力する。このアドレスパリテ
ィ４１は、パリティエラー検出回路５において、いま要
求アドレスレジスタ３にセットされている要求アドレス
３１のパリティと比較される。もし、正しい要求アドレ
ス３１によってこのデータ２１が読み出されているとす
れば、要求アドレス３１のパリティとメモリから読み出
されたアドレスパリティ４１とが一致するはずである。
読み出そうとする場合、要求アドレスレジスタ３に再び
同一の要求アドレスがセットされる。そして、メモリ１
に図示しない読み出しイネーブル信号が人力すると、メ
モリ１のデータ出力端子１３．１４からデータ２１とア
ドレスパリティ４１とが出力する。このアドレスパリテ
ィ４１は、パリティエラー検出回路５において、いま要
求アドレスレジスタ３にセットされている要求アドレス
３１のパリティと比較される。もし、正しい要求アドレ
ス３１によってこのデータ２１が読み出されているとす
れば、要求アドレス３１のパリティとメモリから読み出
されたアドレスパリティ４１とが一致するはずである。
両者が一致した場合、外部回路はこのパリティエラー検
出回路５からアドレスエラー報告信号５１が無いのを確
認した後、読み出しデータレシスクロに保持された出力
データ２１を演算等に使用する。万一、両者が不一致の
場合、外部回路は、このパリティエラー検出回路５から
出力されるアドレスエラー報告信号５１に基づいて、再
度要求アドレス３１を要求アドレスレジスタ３にセット
し、メモリの再読み出しを行う。このようにして、要求
アドレス３１の誤りの有無を確認しながらメモリの使用
をすることができる。
出回路５からアドレスエラー報告信号５１が無いのを確
認した後、読み出しデータレシスクロに保持された出力
データ２１を演算等に使用する。万一、両者が不一致の
場合、外部回路は、このパリティエラー検出回路５から
出力されるアドレスエラー報告信号５１に基づいて、再
度要求アドレス３１を要求アドレスレジスタ３にセット
し、メモリの再読み出しを行う。このようにして、要求
アドレス３１の誤りの有無を確認しながらメモリの使用
をすることができる。
本発明の記憶装置は以上の実施例に限定されない。
記憶装置は、必ずしも、ＲＡ Ｍ素子のような半導体メ
モリでなくてもよい。アドレス信号を用いてデータの書
き込みや読み出しを行う種々の記憶装置であってさしつ
かえない。また、要求アドレスのパリティは必ずしも１
ビツトでなくてよい。
モリでなくてもよい。アドレス信号を用いてデータの書
き込みや読み出しを行う種々の記憶装置であってさしつ
かえない。また、要求アドレスのパリティは必ずしも１
ビツトでなくてよい。
必要に応じてそのビット数を選定することができる。
以上説明した本発明の記憶装置は、要求アドレスを絶え
ず監視しながらそのデータの読み出しを行うので、高い
信頼性を得ることができる。
ず監視しながらそのデータの読み出しを行うので、高い
信頼性を得ることができる。
図は本発明の記憶装置の実施例を示すブロック図である
。 １・・・・・・メモリ、２・・・・・・書き込みデータ
レジスタ、３・・・・・・要求アドレスレジスタ、４・
・・・・・要求アドレスパリティ発生回路、５・・・・
・・パリティエラー検出回路。 出 願 人 日本電気エンジニアリング株式会社 代 理 人
。 １・・・・・・メモリ、２・・・・・・書き込みデータ
レジスタ、３・・・・・・要求アドレスレジスタ、４・
・・・・・要求アドレスパリティ発生回路、５・・・・
・・パリティエラー検出回路。 出 願 人 日本電気エンジニアリング株式会社 代 理 人
Claims (1)
- メモリと、このメモリに書き込むべき書き込みデータを
一時格納する書き込みデータレジスタと、前記メモリに
格納されたデータの読み出しあるいは前記メモリへのデ
ータの書き込みのために指定される、要求アドレスを格
納する要求アドレスレジスタと、前記メモリへのデータ
の書き込みの際、前記要求アドレスレジスタからここに
格納された前記要求アドレスを受け入れてアドレスパリ
ティを出力し、このアドレスパリティを前記書き込みデ
ータレジスタに格納された前記データとともに、前記メ
モリの前記要求アドレスへ書き込ませる要求アドレスパ
リティ発生回路と、前記メモリの所定の要求アドレスの
データを読み出す際、同時にその要求アドレスを受け入
れかつ前記アドレスパリティを読み出して、その要求ア
ドレスのエラーを検出するパリティエラー検出回路とを
有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047224A JPS62205456A (ja) | 1986-03-06 | 1986-03-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61047224A JPS62205456A (ja) | 1986-03-06 | 1986-03-06 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62205456A true JPS62205456A (ja) | 1987-09-10 |
Family
ID=12769218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61047224A Pending JPS62205456A (ja) | 1986-03-06 | 1986-03-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62205456A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148243A (en) * | 1977-05-30 | 1978-12-23 | Fujitsu Ltd | Error detection system |
| JPS56165997A (en) * | 1980-05-27 | 1981-12-19 | Nec Corp | Parity check system for storage device |
-
1986
- 1986-03-06 JP JP61047224A patent/JPS62205456A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148243A (en) * | 1977-05-30 | 1978-12-23 | Fujitsu Ltd | Error detection system |
| JPS56165997A (en) * | 1980-05-27 | 1981-12-19 | Nec Corp | Parity check system for storage device |
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