JPH01158700A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、シリアル入力メモリやシリアル出力メモリ等
のシリアルメモリ手段を有する半導体記憶装置に関する
。

〔発明の概要］ 本発明は、それぞれ少なくとも１つのシリアル入力メモ
リ手段及びシリアル出力メモリ手段を存する半導体記憶
装置において、外部信号によって上記シリアル入力メモ
リ手段及びシリアル出力メモリ手段を接続することによ
り、信頼度の高いテストを実現するものである。

〔従来の技術〕

データ通信や画像処理等の一度に大量の連続したデータ
を取り扱うために、シリアル入出力が可能な半導体記憶
装置（例えばＦＩＦＯメモリ等）が使われるようになっ
てきている。

第４図は従来のシリアル入出力が可能な半導体記憶装置
の一例を示している。その回路構成は、マトリクス状に
各メモリセルが配されるメモリセルアレイ４１を有し、
そのメモリセルアレイ４１のワード線を選択するための
アドレスカウンタ４２及び行デコーダ４３を有している
。上記メモリセルアレイ４１には、さらにその−行分の
データを増幅するセンスアンプ４４が配されている。こ
のセンスアンプ４４には、シリアル入力メモリ４５とシ
リアル出力メモリ４６が接続されている。

上記シリアル入力メモリ４５は、大力バッファ４７を介
して一行分のデータを保持して上記センスアンプ４４に
そのデータを転送するためのメモリ手段である。また、
上記シリアル出力メモリ４６は、上記センスアンプ４４
からの一行分のデータを保持して出カバソファ４８を介
して出力するためのメモリ手段である。

このような構成を有する半導体記憶装置では、１ビット
若しくは数ビツト毎にデータを転送するものに比較して
、システム側とより高速なデータの転送が行われる。

〔発明が解決しようとする問題点〕

ところで、一般に、これら半導体記憶装置の製造の際に
は、その製品の品質を管理するために、不良セルのテス
トが行われる。このテストは、メモリセルアレイ４１へ
のデータの書き込みや読み出しを行って、不良なメモリ
セルの検出を行うものである。

ところが、第４図に示した半導体記憶装置では不良を検
出した場合に、その不良がメモリセルアレイ１のメモリ
セルによるものか或いはシリアル入出カメモリ４５．４
６によるものかの区別がつき難い。すなわち、テストの
際には、データを入力しそのデータを出力して比較する
が、これは各シリアル入出カメモリ４５．４６を介して
データの転送が行われている。従って、あるデータが誤
りであっても、それがメモリセルに起因するものか、或
いはシリアル入出カメモリ４５．４６に起因するものか
を判別できない。このため、製造した半導体記憶装置の
テストが正確なものとはならず、また長時間化すること
になる。

そこで、本発明は上述の技術的課題に鑑み、不良セルの
検出のテストの口軽性を高めるような構造を有する半導
体記憶装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の半導体記憶装置は、上述の技術的な課題を解決
するために、それぞれ少なくとも１つのシリアル入力メ
モリ手段及びシリアル出力メモリ手段を有し、外部信号
によって上記シリアル入力メモリ手段及びシリアル出力
メモリ手段が接続されることを特徴としている。

ここで、上記半導体記憶装置は、例えばＦＩＦＯメそり
であり、また他の用途９機能のメモリ装置でも良い。上
記シリアル入力メモリ手段や上記シリアル出力メモリ手
段は、例えばシフトレジスタを用いたシリアルアクセス
メモリ（ボート）や、データレジスタ（ラッチ回路）と
アドレスポインタを有する構造であっても良い。また、
上記シリアル入力メモリ手段や上記シリアル出力メモリ
手段は、それぞれ１つずつに限定されず、それぞれ複数
設けられる構成であっても良い。上記外部信号は、専用
のパッド若しくはピン等から供給されても良く、特定の
ビンに所要の電圧を印加したり、或いは制御クロックの
操作による信号であっても良い。また、上記シリアル入
力メモリ手段及びシリアル出力メモリ手段の接続は、対
応するビット同士を接続するものとすることができる。

〔作用］ 上記シリアル入力メモリ手段及びシリアル出力メモリ手
段を接続させる構造とすることによって、シリアル入力
メモリ手段とシリアル出力メモリ手段の間だけでデータ
の転送が可能となる。このため、上記シリアル入力メモ
リ手段またはシリアル出力メモリ手段に欠陥がある場合
は、上記データの転送から、その欠陥を見出すことがで
き、従ってメモリセルアレイのテストについでは、シリ
アル入出カメモリ手段とは独立に行うことが可能となる
。

〔実施例］ 本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例の半導体記憶装置は、シリアル入力メモリとシ
リアル出力メモリを存するＤＲＡＭ　（グイナミノクＲ
ＡＭ）であって、その全体的なブロック構成は第１図に
示すように構成され、そのシリアル入出カメモリの要部
については第２図に示すように構成される装置である。

まず、全体の構成については、第１図に示すように、複
数のメモリセルがマトリクス状に配列されたメモリセル
アレイ３を有している。このメモリセルアレイ３の各メ
モリセルは例えば１つのトランジスタ及び１つのキャパ
シタを有する。そのメモリセルアレイ３には、各行すな
わちワード線を選択するための行デコーダ７が接続され
、この行デコーダ７には、アドレスカウンタ８が接続さ
れている。

このようなメモリセルアレイ３には、ビット線を介して
セルのデータを増幅できるセンスアンプ４が接続されて
いる。そして、そのセンスアンプ４には、各ビット線に
対応しながら並列に出力できるシリアル入力メモリ１が
そのセンスアンプ４へ接続され、同様に各ビアｈ線に対
応しながら並列に入力できるシリアル出力メモリ２が上
記センスアンプ４へ接続されている。

上記シリアル入力メモリｌは、フリップフロップをメモ
リセルアレイの列の数すなわちビット線の本数に対応し
て配設した構成を有し、その入力側には入力バッファ５
が接続される。この入力バッファ５からはシリアルデー
タが当該シリアル入力メモリ１に入力する。また、上記
シリアル入力メモリ１は、同様にフリップフロップをビ
ット線の本数に対応して配設した構成を有し、その出力
側には出カバソファ６が接続される。この出力バッファ
６には当該シリアル出力メモリ２からシリアルデータが
順次送り出される。

なお、フリップフロップは例えば一対のインバーターを
入出力相互に接続した構成にできるが、その一対のイン
バーターの駆動能力を異ならせて相互に接続できる。す
なわち、シリアル入力メモＩＪ　１を構成するフリップ
フロップはビット線側に駆動能力大のインバーターの出
力側が接続するように構成することができ、シリアル出
力メモリ２を構成するフリップフロップはビット線側に
駆動能力小のインバーターの出力側が接続するように構
成することができる。

このような構成を存する本実施例の半導体記憶装置には
、さらに上記シリアル入力メモリ１と上記シリアル出力
メモリ２との間で、外部信号としての信号ΦＭＴにより
、その断続が制御されるスイッチ９が設けられている。

このスイッチ９により上記シリアル入力メモリ１と上記
シリアル出力メモリ２の電気的接続の制御が行われる。

次に、第２図を参照しながら、より具体的に本実施例の
要部について説明する。

図中ブロックにより示されるセンスアンプ１１からは、
対をなすビット線ｂｉｔ、、ｂｉｔがメモリセルの数に
対応して複数延長されている。これら各ビット線ｂｉｔ
、ｂｉｔには、それぞれ１−ランスファーゲート１２．
１３が接続されており、トランスファーゲート１２のゲ
ートには、信号ΦＷ（ライト転送信号）が供給され、ト
ランスファーゲート１３のゲートには、信号ΦＲ（リー
ド転送信号）が供給される。

上記シリアル入力メモリ１は複数のフリップフロップ１
４より構成され、各フリップフロップ１４は、各ビット
線ｂｉｔ、ｂｉｔとの間に上記トランスファーゲート１
２をそれぞれ有している。

また、各フリップフロップ１４には、クロックパルスＣ
ｐが供給され、入カバソファからのシリアルデータを接
続線１６を介して順次転送することができる。

上記シリアル出力メモリ２も同様に複数のフリップフロ
ップ１５より構成され、各フリップフロップ１５は、各
ビット線ｂｉｔ、ｂｉｔとの間に上記トランスファーゲ
ー１１３をそれぞれ有している。また、各フリップフロ
ップ１５には、クロックパルスｃｐが供給され、接続線
１７を介して各フリ、ブフロンプ１５を順次転送し、出
力バッファから出力することができる。

このような構成からなる半導体記憶装置は、書き込みの
際には、上記信号ΦＷがＬ”レヘル（低レベル）から°
′Ｈ°ルベル（高レベル）にされ、上記トランスファー
ゲート１２がそれぞれオン状態にされる。このとき信号
ΦＲは°“Ｌ″レベルあり、トランスファーゲート１３
はオフ状態である。そして、各フリップフロップ１４に
既に転送されていたデータが、上記トランスファーゲー
ト１２を介し、さらにビット線やセンスアンプ１１を介
して各メモリセルに記憶されて行く。−方、読み出し時
の際には、上記信号ΦＲが“Ｌ”レベルから゛′Ｈ°゛
レベルにされ、トランスファーゲート１３がオン状態に
される。このとき信号ΦＷはＬ”レベルでありトランス
ファーゲート１２はオフ状態である。そして、センスア
ンプ１１で増幅された一部分のメモリセルのデータがそ
れぞれトランスファーゲート１３を介して各フリップフ
ロップ１５に入力し、そのフリップフロップ１５からデ
ータが順次転送されて出カバソファを介してシリアルデ
ータが出力する。

以上の動作は従来と同様であるが、テストの際には本実
施例の半導体記憶装置は、さらに上記信号ΦＭＴによっ
て、シリアル入力メモリ１とシリアル入力メモリ２とが
接続される。すなわち、テストの際には、何らかの信号
ΦＭＴによりスイッチ９を導通させる。上記信号ΦＭＴ
は、専用のパッド若しくはビン等から供給されても良く
、特定のピン（単数、複数を問わない。）に所要の電圧
（例えば通常印加されないような電圧）を印加したり、
或いは制御クロックの操作による信号であっても良い。

以下、本実施例として、信号ΦＭＴを上記信号ΦＷとΦ
Ｒを同時に“Ｈ゛レベルする信号として説明すると、ま
ず、テストを行うために、入カバソファを介して外部か
らデータをシリアル入カメモリエを構成する各フリップ
フロップ１４に転送する。このとき信号ΦＷとΦＲは共
に°°Ｌ”レベルである。一部分のデータが揃ったとこ
ろで、上記信号ΦＷとΦＲを共にＨ”レベルにする。す
ると、各トランスファーゲート１２およびトランスファ
ーゲート１３は共にオン状態となり、ビット線を共通と
する各フリップフロップ１４．１５は相互に接続される
。すなわち、シリアル入力メモリ１からシリアル出力メ
モリ２への直接のデータの転送が行われる。そして、上
記信号ΦＷ、ΦＲを再び共に“Ｌ”レベルとした後、ク
ロックパルスｃｐを供給して、出力バッファを介してシ
リアルデータを取り出し、これを当初入力した外部から
のデータと比較する。その結果、上記シリアル入出カメ
モリ１．２に何らかの欠陥があれば、これらシリアル入
出カメモリ１，２自体が不良であることが分る。また、
何ら欠陥がなければ、さらにメモリセルアレイ部分のテ
ストに進み、そこで誤動作があればメモリセルアレイ部
分の不良と判別できることになる。

このように、本実施例の半導体記憶装置は、シリアル入
力メモリ１からシリアル出力メモリ２への直接のデータ
の転送が行われて、シリアルメモリ自身の欠陥を見出す
ことができる。また、特に本実施例では、信号ΦＭＴを
テストの際に信号ΦＷとΦＲを同時に“Ｈ”レベルにす
る信号としているために、特別な回路構成の付加は不要
であり、信号ΦＷ２　　ΦＲを制御する回路に変更を加
えるのみで実現可能である。

第２の実施例 本実施例の半導体記憶装置は、第１の実施例の変形例で
あって、シリアル入力メモリとシリアル出力メモリの間
にこれらを接続するトランスファーゲートを設けた例で
ある。なお、全体的なブロック構成は第１図に示したも
のと同様であり、その説明は重複するため省略する。

本実施例を第３図を参照しながら、その要部について説
明すると、メモリセルアレイに連設されるセンスアンプ
２１からは複数のビット線ｂｉｔが延長されている。こ
のピント線ｂｉｔには２つのトランスファーゲート２２
．２３が接続されている。上記トランスファーゲート２
２は、シリアル入力メモリ１（第１図参照）を構成する
フリップフロップ２４と上記ピント線ｂｉｔの間の接続
を制御するスイッチであり、ゲートには信号ΦＷが供給
される。上記トランスファーゲート２３は、シリアル出
力メモリ２（第１図参照）を構成するフリップフロップ
２５と上記ピント線ｂｉｔの間の接続を制御するスイッ
チであり、ゲートには信号ΦＲが供給される。なお、第
３図では、１つのビット線ｂｉｔのみ図示するが、ビッ
ト線は複数形成され、フリップフロップ２４．２５もレ
ジスタを構成するように、その数だけ形成されている。

そして、このような構成を有する上記フリップフロップ
２４と上記フリップフロップ２５の間にはトランスファ
ーゲート２０が接続されている。

このトランスファーゲート２０は、シリアル人出カメモ
リ１，２の各ビットに対応して設けられ、そのゲートに
は信号ΦＭＴが供給される。このトランスファーゲート
２０は、第１図中のスイッチ９に８亥当する。なお、ト
ランスファーゲート２０は各ビット線毎に設けられる。

このような構成を有する本実施例の半導体記憶装置は、
シリアル入力メモリ１とシリアル出力メモリ２の対応す
るフリップフロップ２４とフリップフロップ２５が直接
トランスファーゲート２０を介して接続しており、上記
信号ΦＭＴを例えば゛Ｈ″レベルとした時には、電気的
に導通してフリップフロップ２４のデータがフリップフ
ロップ２５へ転送されることになる。従って、容易にシ
リアルメモリ自身の欠陥を見出すことができ、結果とし
て短時間で正確なメモリセルアレイのテストが可能とな
る。

なお、上述の実施例では、シリアル入出カメモリの対応
するビット同士を接続する構造にしているが、その変形
例としてシリアル入力メモリとシリアル出力メモリの間
をシリアルデータを転送しながらメモリ自身の欠陥を発
見するようにすることも可能である。また、本発明は上
述の実施例に限定されずその要旨を逸脱しない範囲での
種々の変更が可能である。

（発明の効果］ 本発明の半導体記憶装置は、シリアル入力メモリとシリ
アル出力メモリを外部信号により接続する構成を有しで
いるため、テストの際にシリアル入出カメモリ自身の欠
陥を判別することができ、従って、短時間で正確なメモ
リセルアレイのテストが可能となり、信頌性の高いテス
トが実現されることになる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一例を示すブロック
図、第２図は本発明の半導体記憶装置の一例の要部の具
体的な回路構成を示す回路図、第３図は本発明の半導体
記憶装置の他の一例の要部の具体的な回路構成を示す回
路図、第４図は従来の半導体記憶装置の一例を示すブロ
ック図である。 １・・・シリアル入力メモリ ２・・・シリアル出力メモリ ３・・・メモリセルアレイ 特許出願人　　　ソニー株式会社 代理人弁理士　小池　晃（他２名）

Claims (1)

1. 【特許請求の範囲】 それぞれ少なくとも１つのシリアル入力メモリ手段及び
   シリアル出力メモリ手段を有する半導体記憶装置におい
   て、 外部信号によって上記シリアル入力メモリ手段及びシリ
   アル出力メモリ手段が接続されることを特徴とする半導
   体記憶装置。