JPH05101698A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH05101698A JPH05101698A JP3256127A JP25612791A JPH05101698A JP H05101698 A JPH05101698 A JP H05101698A JP 3256127 A JP3256127 A JP 3256127A JP 25612791 A JP25612791 A JP 25612791A JP H05101698 A JPH05101698 A JP H05101698A
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- Japan
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- pattern
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- semiconductor memory
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Abstract
(57)【要約】
【目的】半導体メモリの基本動作を、従来から行なって
いる大規模なテスト装置を使わず、しかもデバイス自身
で確認をとる。 【構成】ＦＩＦＯメモリのブロック図に、パターン発生
回路９００と前記回路９００からの出力信号パターンデ
ータＰＤと、リードデータレジスタ６１０の出力信号読
み出しデータＣＤとの論理をとり、一致しているか判断
するＸＮＯＲゲートにより構成されている。 【効果】パターン発生回路９００を備え、入力条件ある
いはテスト回路により、前記回路９００を駆動させ、デ
バイス自身がメモリセル５００及び基本動作をセルフチ
ェックできる。
いる大規模なテスト装置を使わず、しかもデバイス自身
で確認をとる。 【構成】ＦＩＦＯメモリのブロック図に、パターン発生
回路９００と前記回路９００からの出力信号パターンデ
ータＰＤと、リードデータレジスタ６１０の出力信号読
み出しデータＣＤとの論理をとり、一致しているか判断
するＸＮＯＲゲートにより構成されている。 【効果】パターン発生回路９００を備え、入力条件ある
いはテスト回路により、前記回路９００を駆動させ、デ
バイス自身がメモリセル５００及び基本動作をセルフチ
ェックできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にパターン発生回路を備え、デバイス自身がメモリセル
及び基本動作をセルフ・チェック（Ｓｅｌｆ ｃｈｅｃ
ｋ）できる機能を有するファースト・イン・ファースト
・アウト（ＦＩＦＯ）型の半導体メモリに関する。
にパターン発生回路を備え、デバイス自身がメモリセル
及び基本動作をセルフ・チェック（Ｓｅｌｆ ｃｈｅｃ
ｋ）できる機能を有するファースト・イン・ファースト
・アウト（ＦＩＦＯ）型の半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリは、外部のテスト装
置を用いて、デバイスの機能および特性について専用の
プログラムを作り、評価を行なっていた。
置を用いて、デバイスの機能および特性について専用の
プログラムを作り、評価を行なっていた。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体メモリでは、機能や特性等を確認する方法として、大
規模なテスト装置が必要で、かつテスト装置用のプログ
ラムを作成する必要がある。
体メモリでは、機能や特性等を確認する方法として、大
規模なテスト装置が必要で、かつテスト装置用のプログ
ラムを作成する必要がある。
【０００４】またユーザでは、受け入れ検査も十分でき
ず、システムレベルあるいは実装ボードでの確認となっ
ていた。
ず、システムレベルあるいは実装ボードでの確認となっ
ていた。
【０００５】本発明の目的は、前記問題点を解決し、別
途テスト装置を用意する必要がなく、容易に受け入れ検
査ができるようにした半導体メモリを提供することにあ
る。
途テスト装置を用意する必要がなく、容易に受け入れ検
査ができるようにした半導体メモリを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の構成は、内部に
アドレスカウンタを持ち、外部クロックにより随時書き
込み読み出しを行なうために一括転送ができるデータバ
ッファを持ち、前記データバッファが一定の情報量に達
した時自動的にメモリセルに書き込み又は読み出しを行
なうことができるファースト・イン・ファースト・アウ
ト型の半導体メモリにおいて、デバイス自身が前記メモ
リセル及び基本動作をセルフチェックできるように、入
力条件あるいはテスト回路により駆動させるパターン発
生回路を備えたことを特徴とする。
アドレスカウンタを持ち、外部クロックにより随時書き
込み読み出しを行なうために一括転送ができるデータバ
ッファを持ち、前記データバッファが一定の情報量に達
した時自動的にメモリセルに書き込み又は読み出しを行
なうことができるファースト・イン・ファースト・アウ
ト型の半導体メモリにおいて、デバイス自身が前記メモ
リセル及び基本動作をセルフチェックできるように、入
力条件あるいはテスト回路により駆動させるパターン発
生回路を備えたことを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例の半導体メモリを示
すブロック図である。
すブロック図である。
【０００８】本実施例は、図１に示すように、外部信号
ＷＣＫ，ＲＣＫ，φ１〜φｎと内部信号１１，２１，３
１，４１，５１，６１を受け、制御信号１０，２０，３
０，４０，５０，６０，６２を発生するコントローラ１
００と、一定周期で制御信号５１を発生するリフレッシ
ュタイマ１１０と、制御信号３０を受けライトアドレス
ＷＡ０〜ＷＡｎと制御信号３１とを発生するライトアド
レスカウンタ２００と、制御信号４０を受けリードアド
レスＲＡ０〜ＲＡｎと制御信号４１とを発生するリード
アドレスカウンタ２１０と、制御信号５０を受けリフレ
ッシュアドレスＲＦＡ０〜ＲＦＡｎを発生するリフレッ
シュアドレスカウンタ２２０と、前記ライトアドレスＷ
Ａ０〜ＷＡｎとリードアドレスＲＡ０〜ＲＡｎとリフレ
ッシュアドレスＲＦＡ０〜ＲＦＡｎとを受けアドレスＡ
０〜Ａｎを発生するアドレスセレクタ３００と、制御信
号１０を受け制御信号１１とライトポインタＷＡＰ０〜
ＷＡＰｎを発生するライトアドレスポインタ４００と、
ライトポインタＷＡＰ０とライトデータＷＤ及びデータ
パターンＰＤを受けメモリセルへの書き込みデータＷＤ
Ｒ０〜ＷＤＲｎを発生するタイトデータレジスタ４１０
と、選択されるアドレスＡ０〜Ａｎと書き込みデータＷ
ＤＲ０〜ＷＤＲｎ又は読み出しデータＲＤＲ０〜ＲＤＲ
ｎを出力するメモリセル５００と、制御信号２０を受け
制御信号２１とリードポインタＲＡＰ０〜ＲＡＰｎを発
生するリードアドレスポインタ６００と、メモリセル５
００からの読み出しデータＲＤＲ０〜ＲＤＲｎとリード
ポインタＲＡＰ０〜ＲＡＰｎを受け読み出しデータＣＤ
を発生するリードデータレジスタ６１０と、外部入力Ｄ
ｉｎと前記入力Ｄｉｎを受け付け禁止にする制御信号６
２を受けライトデータレジスタへの書き込みデータＷＤ
を発生又は禁止する入力バッファ７００と、読み出しデ
ータＣＤとデータパターンＰＤとのＸ（排他的）ＮＯＲ
ゲートの結果ＲＤを受けて外部出力Ｄｏｕｔへ出力する
出力バッファ８００と、制御信号６０を受け制御信号６
１及びデータパターンＰＤを発生するパターン発生回路
９００とを備え、構成されている。
ＷＣＫ，ＲＣＫ，φ１〜φｎと内部信号１１，２１，３
１，４１，５１，６１を受け、制御信号１０，２０，３
０，４０，５０，６０，６２を発生するコントローラ１
００と、一定周期で制御信号５１を発生するリフレッシ
ュタイマ１１０と、制御信号３０を受けライトアドレス
ＷＡ０〜ＷＡｎと制御信号３１とを発生するライトアド
レスカウンタ２００と、制御信号４０を受けリードアド
レスＲＡ０〜ＲＡｎと制御信号４１とを発生するリード
アドレスカウンタ２１０と、制御信号５０を受けリフレ
ッシュアドレスＲＦＡ０〜ＲＦＡｎを発生するリフレッ
シュアドレスカウンタ２２０と、前記ライトアドレスＷ
Ａ０〜ＷＡｎとリードアドレスＲＡ０〜ＲＡｎとリフレ
ッシュアドレスＲＦＡ０〜ＲＦＡｎとを受けアドレスＡ
０〜Ａｎを発生するアドレスセレクタ３００と、制御信
号１０を受け制御信号１１とライトポインタＷＡＰ０〜
ＷＡＰｎを発生するライトアドレスポインタ４００と、
ライトポインタＷＡＰ０とライトデータＷＤ及びデータ
パターンＰＤを受けメモリセルへの書き込みデータＷＤ
Ｒ０〜ＷＤＲｎを発生するタイトデータレジスタ４１０
と、選択されるアドレスＡ０〜Ａｎと書き込みデータＷ
ＤＲ０〜ＷＤＲｎ又は読み出しデータＲＤＲ０〜ＲＤＲ
ｎを出力するメモリセル５００と、制御信号２０を受け
制御信号２１とリードポインタＲＡＰ０〜ＲＡＰｎを発
生するリードアドレスポインタ６００と、メモリセル５
００からの読み出しデータＲＤＲ０〜ＲＤＲｎとリード
ポインタＲＡＰ０〜ＲＡＰｎを受け読み出しデータＣＤ
を発生するリードデータレジスタ６１０と、外部入力Ｄ
ｉｎと前記入力Ｄｉｎを受け付け禁止にする制御信号６
２を受けライトデータレジスタへの書き込みデータＷＤ
を発生又は禁止する入力バッファ７００と、読み出しデ
ータＣＤとデータパターンＰＤとのＸ（排他的）ＮＯＲ
ゲートの結果ＲＤを受けて外部出力Ｄｏｕｔへ出力する
出力バッファ８００と、制御信号６０を受け制御信号６
１及びデータパターンＰＤを発生するパターン発生回路
９００とを備え、構成されている。
【０００９】いま、パターン発生回路９００には、１つ
の検証用パターンが設定されているものとする。
の検証用パターンが設定されているものとする。
【００１０】外部信号ＷＣＫ，ＲＣＫ，φ１〜φｎの入
力条件に従い、コントローラ１００から、パターン発生
回路９００を駆動する制御信号６０が発生したとき、パ
ターン発生回路９００よりコントローラ１００への制御
信号６１が発生し、前記信号によりコントローラ１００
から入力バッファ７００へ入力Ｄｉｎ禁止状態にする制
御信号６２が発生する。
力条件に従い、コントローラ１００から、パターン発生
回路９００を駆動する制御信号６０が発生したとき、パ
ターン発生回路９００よりコントローラ１００への制御
信号６１が発生し、前記信号によりコントローラ１００
から入力バッファ７００へ入力Ｄｉｎ禁止状態にする制
御信号６２が発生する。
【００１１】また、パターン回路９００より、パターン
データＰＤが出力され、前記信号はライトデータレジス
タ４１０に入力されると同時にコントローラ１００から
ライトアドレスポインタ４００の制御信号１０が発生
し、ライトポインタＷＡＰ０〜ＷＡＰｎを駆動し、パタ
ーンデータＰＤをライトデータレジスタ４１０に取り込
む。
データＰＤが出力され、前記信号はライトデータレジス
タ４１０に入力されると同時にコントローラ１００から
ライトアドレスポインタ４００の制御信号１０が発生
し、ライトポインタＷＡＰ０〜ＷＡＰｎを駆動し、パタ
ーンデータＰＤをライトデータレジスタ４１０に取り込
む。
【００１２】そして、ライトデータレジスタ４１０が一
杯になれば、メモリセル５００へ一括書き込みが行なわ
れる。
杯になれば、メモリセル５００へ一括書き込みが行なわ
れる。
【００１３】一方、前記同様にコントローラ１００から
リードアドレスポインタ６００の制御信号２０が発生
し、リードポインタＲＡＰ０〜ＲＡＰｎを駆動し、リー
ドデータレジスタ６１０から読み出しデータＣＤを出力
する。
リードアドレスポインタ６００の制御信号２０が発生
し、リードポインタＲＡＰ０〜ＲＡＰｎを駆動し、リー
ドデータレジスタ６１０から読み出しデータＣＤを出力
する。
【００１４】前記一連の動作が繰り返され、メモリセル
５００に全てのパターンデータＰＤが書き込まれ、初期
アドレスに戻った時から、パターンデータＰＤとリード
データレジスタ６１０からの出力信号である読み出しデ
ータＣＤとのＸＮＯＲゲートの結果でセルフ・チェック
（Ｓｅｌｆ ｃｈｅｃｋ）することができ、外部出力Ｄ
ｏｕｔに結果が出力される。
５００に全てのパターンデータＰＤが書き込まれ、初期
アドレスに戻った時から、パターンデータＰＤとリード
データレジスタ６１０からの出力信号である読み出しデ
ータＣＤとのＸＮＯＲゲートの結果でセルフ・チェック
（Ｓｅｌｆ ｃｈｅｃｋ）することができ、外部出力Ｄ
ｏｕｔに結果が出力される。
【００１５】ここで、外部出力Ｄｏｕｔの結果より判断
できることは、前記出力Ｄｏｕｔの結果が全て高（Ｈｉ
ｇｈ）レベルであれば、基本動作及びメモリセル５００
に不具合がないことを意味し、また前記出力Ｄｏｕｔの
結果が時々低（Ｌｏｗ）が入っていて殆んどがＨｉｇｈ
であれば、メモリセル５００に不具合があることを意味
し、また前記出力Ｄｏｕｔの結果が全てＬｏｗのとき
は、基本動作もしていない可能性があることを意味す
る。
できることは、前記出力Ｄｏｕｔの結果が全て高（Ｈｉ
ｇｈ）レベルであれば、基本動作及びメモリセル５００
に不具合がないことを意味し、また前記出力Ｄｏｕｔの
結果が時々低（Ｌｏｗ）が入っていて殆んどがＨｉｇｈ
であれば、メモリセル５００に不具合があることを意味
し、また前記出力Ｄｏｕｔの結果が全てＬｏｗのとき
は、基本動作もしていない可能性があることを意味す
る。
【００１６】但し、前記Ｓｅｌｆ ｃｈｅｃｋの内容
は、パターン発生回路９００にもり込んだ検証用パター
ン及び設計方法により、その判断は異なる。
は、パターン発生回路９００にもり込んだ検証用パター
ン及び設計方法により、その判断は異なる。
【００１７】また、図２に図１のパターン発生回路９０
０の一例を示す。
０の一例を示す。
【００１８】図２において、本パターン発生回路は、Ｄ
タイプのフリップフロップＦ１，Ｆ２，Ｆ３，Ｆ４，Ｆ
５と、トランスファゲートＴ１，Ｔ２と、インバータ７
０乃至７５と、ＮＯＲゲート８０，８１，８２，８３
と、ＮＡＮＤゲート８６，８７，８８と、Ｘ（排他的）
ＮＯＲゲート８４，８５と、１５ｎｓの遅延回路８９と
を備え、入力端子にはパターン（１）選択信号，この反
転信号、電源投入時のイニシャル信号，ライトアドレス
ポインタＷＡＰｎのインバート信号，コントローラ１０
０からの制御信号６０が入力され、出力端子にはライト
／リードアドレスカウンタ及びポインタのリセット信
号，パターンデータ（ＰＤ）、ライト／リード用のクロ
ック信号が出力される。
タイプのフリップフロップＦ１，Ｆ２，Ｆ３，Ｆ４，Ｆ
５と、トランスファゲートＴ１，Ｔ２と、インバータ７
０乃至７５と、ＮＯＲゲート８０，８１，８２，８３
と、ＮＡＮＤゲート８６，８７，８８と、Ｘ（排他的）
ＮＯＲゲート８４，８５と、１５ｎｓの遅延回路８９と
を備え、入力端子にはパターン（１）選択信号，この反
転信号、電源投入時のイニシャル信号，ライトアドレス
ポインタＷＡＰｎのインバート信号，コントローラ１０
０からの制御信号６０が入力され、出力端子にはライト
／リードアドレスカウンタ及びポインタのリセット信
号，パターンデータ（ＰＤ）、ライト／リード用のクロ
ック信号が出力される。
【００１９】前記パターン発生回路９００は、パターン
（１）が選択された場合、ロウアドレス０番地は〔０１
１００１１０…〕となり、１番地は〔１００１１００１
…〕といったパターンデータになる。さらに、パターン
（１）（反転値）を選択した場合は、パターン（１）の
インバートしたパターンデータになる。
（１）が選択された場合、ロウアドレス０番地は〔０１
１００１１０…〕となり、１番地は〔１００１１００１
…〕といったパターンデータになる。さらに、パターン
（１）（反転値）を選択した場合は、パターン（１）の
インバートしたパターンデータになる。
【００２０】このように、本実施例の半導体メモリは、
内部にパターン発生回路を備え、デバイス自身がメモリ
セル及び基本動作をセルフチェックできる機能を有する
ことで、大規模なテスト装置を使っての評価前あるいは
ユーザでの受け入れ検査や、システムレベルまたは実装
ボード上での確認しかできなかったものが、ＤＣ電源と
オシロスコープにより容易に事前確認ができるとともに
不具合発生時の確認も容易にできる。
内部にパターン発生回路を備え、デバイス自身がメモリ
セル及び基本動作をセルフチェックできる機能を有する
ことで、大規模なテスト装置を使っての評価前あるいは
ユーザでの受け入れ検査や、システムレベルまたは実装
ボード上での確認しかできなかったものが、ＤＣ電源と
オシロスコープにより容易に事前確認ができるとともに
不具合発生時の確認も容易にできる。
【００２１】
【発明の効果】以上説明したように、本発明は、パター
ン発生回路を備え、入力条件あるいはテスト回路によ
り、前記回路を駆動させ、デバイス自身がメモリセル及
び基本動作をＳｅｌｆ ｃｈｅｃｋできる効果を有す
る。
ン発生回路を備え、入力条件あるいはテスト回路によ
り、前記回路を駆動させ、デバイス自身がメモリセル及
び基本動作をＳｅｌｆ ｃｈｅｃｋできる効果を有す
る。
【図１】本発明の一実施例の半導体メモリを示す回路図
である。
である。
【図２】図１のパターン発生回路の一例を示す回路図で
ある。
ある。
Ｆ１〜Ｆ５ Ｄタイプのフリップフロップ Ｔ１，Ｔ２ トランスファゲート ７０〜７５ インバータ ８０〜８３ ＮＯＲゲート ８６，８７，８８ ＮＡＮＤゲート ８４，８５ ＸＮＯＲゲート ８９ 遅延回路 １００ コントローラ １１０ リフレッシュタイマ ２００ ライトアドレスカウンタ ２１０ リードアドレスカウンタ ２２０ リフレッシュアドレスカウンタ ３００ アドレスセレクタ ４００ ライトアドレスポインタ ４１０ ライトデータレジスタ ５００ メモリセル ６００ リードアドレスポインタ ６１０ リードデータレジスタ ７００ 入力バッファ ８００ 出力バッファ ９００ パターン発生回路 ＷＣＫ，ＲＣＫ，φ０〜φｎ，Ｄｉｎ，Ｄｏｕｔ 外
部入力又は出力信号 ＷＡ０〜ＷＡｎ ライトアドレス信号 ＲＡ０〜ＲＡｎ リードアドレス信号 ＲＦＡ０〜ＲＦＡｎ リフレッシュアドレス信号 Ａ０〜Ａｎ アドレス信号 ＷＡＰ０〜ＷＡＰｎ ライトポインタ信号 ＷＤＲ０〜ＷＤＲｎ 書き込みデータ信号 ＲＡＰ０〜ＲＡＰｎ リードポインタ信号 ＲＤＲ０〜ＲＤＲｎ 読み出しデータ信号 ＷＤ 書き込みデータ信号 ＣＤ 読み出しデータ信号 ＰＤ パターンデータ信号 ＲＤ ＸＮＯＲゲートの出力信号 １０，１１，２０，２１，３０，３１，４０，４１，５
０，６０，６１，６２制御信号
部入力又は出力信号 ＷＡ０〜ＷＡｎ ライトアドレス信号 ＲＡ０〜ＲＡｎ リードアドレス信号 ＲＦＡ０〜ＲＦＡｎ リフレッシュアドレス信号 Ａ０〜Ａｎ アドレス信号 ＷＡＰ０〜ＷＡＰｎ ライトポインタ信号 ＷＤＲ０〜ＷＤＲｎ 書き込みデータ信号 ＲＡＰ０〜ＲＡＰｎ リードポインタ信号 ＲＤＲ０〜ＲＤＲｎ 読み出しデータ信号 ＷＤ 書き込みデータ信号 ＣＤ 読み出しデータ信号 ＰＤ パターンデータ信号 ＲＤ ＸＮＯＲゲートの出力信号 １０，１１，２０，２１，３０，３１，４０，４１，５
０，６０，６１，６２制御信号
Claims (1)
- 【請求項１】 内部にアドレスカウンタを持ち、外部ク
ロックにより随時書き込み読み出しを行なうために一括
転送ができるデータバッファを持ち、前記データバッフ
ァが一定の情報量に達した時自動的にメモリセルに書き
込み又は読み出しを行なうことができるファースト・イ
ン・ファースト・アウト型の半導体メモリにおいて、デ
バイス自身が前記メモリセル及び基本動作をセルフチェ
ックできるように、入力条件あるいはテスト回路により
駆動させるパターン発生回路を備えたことを特徴とする
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256127A JPH05101698A (ja) | 1991-10-03 | 1991-10-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256127A JPH05101698A (ja) | 1991-10-03 | 1991-10-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101698A true JPH05101698A (ja) | 1993-04-23 |
Family
ID=17288277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256127A Pending JPH05101698A (ja) | 1991-10-03 | 1991-10-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161900A (ja) * | 1994-12-05 | 1996-06-21 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置およびその検査方法 |
| WO2010064312A1 (ja) * | 2008-12-04 | 2010-06-10 | 富士通株式会社 | 記憶装置および故障診断方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158700A (ja) * | 1987-12-15 | 1989-06-21 | Sony Corp | 半導体記憶装置 |
| JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-10-03 JP JP3256127A patent/JPH05101698A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158700A (ja) * | 1987-12-15 | 1989-06-21 | Sony Corp | 半導体記憶装置 |
| JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08161900A (ja) * | 1994-12-05 | 1996-06-21 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置およびその検査方法 |
| WO2010064312A1 (ja) * | 2008-12-04 | 2010-06-10 | 富士通株式会社 | 記憶装置および故障診断方法 |
| JP5278441B2 (ja) * | 2008-12-04 | 2013-09-04 | 富士通株式会社 | 記憶装置および故障診断方法 |
| US8719659B2 (en) | 2008-12-04 | 2014-05-06 | Fujitsu Limited | Storage apparatus and fault diagnosis method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971125 |