JPS6132756B2 - - Google Patents
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- JPS6132756B2 JPS6132756B2 JP54127468A JP12746879A JPS6132756B2 JP S6132756 B2 JPS6132756 B2 JP S6132756B2 JP 54127468 A JP54127468 A JP 54127468A JP 12746879 A JP12746879 A JP 12746879A JP S6132756 B2 JPS6132756 B2 JP S6132756B2
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- Japan
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- 238000012360 testing method Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 3
- 238000012795 verification Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 description 15
- 238000010998 test method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はメモリ素子の試験方法およびその試験
を行なうための試験パターン発生器に関する。
を行なうための試験パターン発生器に関する。
従来、メモリ素子の試験パターンとしては、メ
モリ素子の記憶容量をＮビツトとしたとき、ギヤ
ロツピング、ウオーキング等のN2系パターン、
およびall“ｄ”（ｄ＝“０”、“１”）、チエツカー
ボード、マーチング等のＮ系パターンが用いられ
ている。このうち、N2系パターンはメモリセル
アレイおよびデコーダ等メモリ素子全体の欠陥を
ほぼ完全に検出できるという利点がある反面、１
回の試験当り、N2に比例するメモリアクセス回
数を必要とするため、記憶容量Ｎが大きくなると
試験時間が膨大になるという欠点がある。一方、
Ｎ系パターンのうち、all“ｄ”、チエツカーボー
ド・パターンは１回の試験当り4N回のメモリア
クセス（例えばAll“ｄ”では全番地に“１”を
書き、その“１”を読み出し、次に全番地に
“０”を書きその“０”を読み出すため4N回とな
る）しか必要とせず、試験時間の点ではすぐれて
いるが、デコーダの欠陥についてはそれが１ビツ
トだけとしてもその検出が不完全という欠点があ
る。例えば、チエツカーボードではＮ＝16のとき
第１図のようなデータが書かれるが、もし、４番
地（0100）に対応するデコーダの下位２ビツト目
が“１”にスタツクし、６番地（0110）と２重選
択が生じても、４番地と６番地のデータは同一で
あるため、検出できないことになる。なお、all
“ｄ”パターンではデコーダ欠陥については、メ
モリセルアレイのデータはすべて同一であるた
め、全く検出できないことは当然である。またＮ
系パターンのうち、マーチングパターンはデータ
の欠陥を検出できるが、１回の試験当りのアクセ
ス回数が10N回となり、N2系パターンほどではな
いが、試験時間が大きいという欠点がある。
モリ素子の記憶容量をＮビツトとしたとき、ギヤ
ロツピング、ウオーキング等のN2系パターン、
およびall“ｄ”（ｄ＝“０”、“１”）、チエツカー
ボード、マーチング等のＮ系パターンが用いられ
ている。このうち、N2系パターンはメモリセル
アレイおよびデコーダ等メモリ素子全体の欠陥を
ほぼ完全に検出できるという利点がある反面、１
回の試験当り、N2に比例するメモリアクセス回
数を必要とするため、記憶容量Ｎが大きくなると
試験時間が膨大になるという欠点がある。一方、
Ｎ系パターンのうち、all“ｄ”、チエツカーボー
ド・パターンは１回の試験当り4N回のメモリア
クセス（例えばAll“ｄ”では全番地に“１”を
書き、その“１”を読み出し、次に全番地に
“０”を書きその“０”を読み出すため4N回とな
る）しか必要とせず、試験時間の点ではすぐれて
いるが、デコーダの欠陥についてはそれが１ビツ
トだけとしてもその検出が不完全という欠点があ
る。例えば、チエツカーボードではＮ＝16のとき
第１図のようなデータが書かれるが、もし、４番
地（0100）に対応するデコーダの下位２ビツト目
が“１”にスタツクし、６番地（0110）と２重選
択が生じても、４番地と６番地のデータは同一で
あるため、検出できないことになる。なお、all
“ｄ”パターンではデコーダ欠陥については、メ
モリセルアレイのデータはすべて同一であるた
め、全く検出できないことは当然である。またＮ
系パターンのうち、マーチングパターンはデータ
の欠陥を検出できるが、１回の試験当りのアクセ
ス回数が10N回となり、N2系パターンほどではな
いが、試験時間が大きいという欠点がある。
本発明の目的は上述の欠点を解決し、少ないア
クセス回数でメモリセルアレイの欠陥およびデコ
ーダ等選択機構の欠陥を検出できる試験方法を提
供することにある。
クセス回数でメモリセルアレイの欠陥およびデコ
ーダ等選択機構の欠陥を検出できる試験方法を提
供することにある。
本発明の特徴とするところは、メモリ素子の記
憶領域を、そのアドレス情報ビツト中の“１”の
数が偶数となる群と奇数となる群に分け、まず一
方の群全体に“０”（または“１”）を書いた後、
他方の群全体に“１”（または“０”）を書いて記
憶領域全体の読出し照合を行ない、次に上記他方
の群全体に“０”（または“１”）を書いた後、上
記一方の群全体に“１”（または“０”）を書いて
記憶領域全体の読出し照合を行なうことにある。
憶領域を、そのアドレス情報ビツト中の“１”の
数が偶数となる群と奇数となる群に分け、まず一
方の群全体に“０”（または“１”）を書いた後、
他方の群全体に“１”（または“０”）を書いて記
憶領域全体の読出し照合を行ない、次に上記他方
の群全体に“０”（または“１”）を書いた後、上
記一方の群全体に“１”（または“０”）を書いて
記憶領域全体の読出し照合を行なうことにある。
さらに本発明の目的は上述の試験を行なうため
のアドレス情報ビツトを発生するための試験パタ
ーン発生器を提供することにある。
のアドレス情報ビツトを発生するための試験パタ
ーン発生器を提供することにある。
第２図は本発明によるメモリ素子の記憶領域の
分割例で、メモリ素子の容量が16ビツト、アドレ
ス情報が４ビツトの場合を示している。同図にお
いて、Ａ群はアドレス情報を２進表示したときの
“１”の数が偶数の群、Ｂ群は奇数の群である。
第３図は本発明の一実施例であり、試験手順を示
している。以下、両図を用いて本発明の試験方法
を説明する。
分割例で、メモリ素子の容量が16ビツト、アドレ
ス情報が４ビツトの場合を示している。同図にお
いて、Ａ群はアドレス情報を２進表示したときの
“１”の数が偶数の群、Ｂ群は奇数の群である。
第３図は本発明の一実施例であり、試験手順を示
している。以下、両図を用いて本発明の試験方法
を説明する。
まず、Ａ群全体に“０”を書き込む（第３図
イ）。次にＢ群全体に“１”を書き込む（第３図
ロ）。この順番は逆でもよいが、群毎に書き込ま
ねばならない。例えば、第２図のＡ群の上から順
に“1001”のアドレスまで“０”を書いた後、Ｂ
群の“1011”のアドレスに“１”を書いたとす
る。このとき“1011”をアクセスしたときに
“1111”のアドレスをも選択するような２重選択
が生じたとすると、Ａ群内の“1111”のアドレス
にも“１”が書かれるが、その後、Ａ群内の
“1010”から“1111”のアドレスまでに“０”を
書き込む段階で“1111”のアドレスは“０”に書
きかえられてしまうため、この２重選択は検出で
きなくなる。なお、“1111”をアクセスするとき
にも“1011”のアドレスと２重選択が生じるとす
れば、この２重選択は検出できるが、デコーダの
１ビツトが“０”又は“１”にスタツクした場合
等には、一般にこのように両方向の２重選択は起
らない。従つて群毎の書き込みが必要となる。な
お、各群内では書き込みの順は任意である。
イ）。次にＢ群全体に“１”を書き込む（第３図
ロ）。この順番は逆でもよいが、群毎に書き込ま
ねばならない。例えば、第２図のＡ群の上から順
に“1001”のアドレスまで“０”を書いた後、Ｂ
群の“1011”のアドレスに“１”を書いたとす
る。このとき“1011”をアクセスしたときに
“1111”のアドレスをも選択するような２重選択
が生じたとすると、Ａ群内の“1111”のアドレス
にも“１”が書かれるが、その後、Ａ群内の
“1010”から“1111”のアドレスまでに“０”を
書き込む段階で“1111”のアドレスは“０”に書
きかえられてしまうため、この２重選択は検出で
きなくなる。なお、“1111”をアクセスするとき
にも“1011”のアドレスと２重選択が生じるとす
れば、この２重選択は検出できるが、デコーダの
１ビツトが“０”又は“１”にスタツクした場合
等には、一般にこのように両方向の２重選択は起
らない。従つて群毎の書き込みが必要となる。な
お、各群内では書き込みの順は任意である。
両群にデータを書いた後、それを読出して正し
いデータと照合をとる（第３図ハ）。この照合結
果が正しければ、 (i) Ａ群に“０”が書け、Ｂ群に“１”が書け
る。
いデータと照合をとる（第３図ハ）。この照合結
果が正しければ、 (i) Ａ群に“０”が書け、Ｂ群に“１”が書け
る。
(ii) Ｂ群選択時にアクセスアドレスとアドレス情
報が奇数ビツトだけ異なるアドレスとの間の２
重選択を生じていない。即ち、デコーダの奇数
ビツトの欠陥等は無い。
報が奇数ビツトだけ異なるアドレスとの間の２
重選択を生じていない。即ち、デコーダの奇数
ビツトの欠陥等は無い。
ということがいえる。(i)は当然であるので、(ii)に
ついて説明する。
ついて説明する。
もし、デコーダ等の欠陥により、(ii)に記したよ
うな２重選択が生じたとすると、両群はアドレス
情報の“１”の数の偶奇で分けられているので、
必らず他群に反対のデータを書き込むことにな
り、この２重選択は検出される。例えば、デコー
ダの１ビツトに欠陥があり、“0100”のアドレス
をアクセスしたとき、“0101”と２重選択が生じ
たとする。この場合、本来は“0100”はＢ群であ
るから“１”が、“0101”はＡ群であるから
“０”が書かれるべきところが、両方とも“１”
になる。３ビツト以上の奇数ビツトの欠陥につい
ても同じことがいえ、(ii)のような２重選択、ひい
てはそのような誤りを生じさせる欠陥を検出でき
ることになる。
うな２重選択が生じたとすると、両群はアドレス
情報の“１”の数の偶奇で分けられているので、
必らず他群に反対のデータを書き込むことにな
り、この２重選択は検出される。例えば、デコー
ダの１ビツトに欠陥があり、“0100”のアドレス
をアクセスしたとき、“0101”と２重選択が生じ
たとする。この場合、本来は“0100”はＢ群であ
るから“１”が、“0101”はＡ群であるから
“０”が書かれるべきところが、両方とも“１”
になる。３ビツト以上の奇数ビツトの欠陥につい
ても同じことがいえ、(ii)のような２重選択、ひい
てはそのような誤りを生じさせる欠陥を検出でき
ることになる。
全書き込みデータの照合をとつた後、今度はＢ
群全体に前回と逆の“０”を書き込む（第３図
ニ）。次にＡ群全体に“１”を書き込む（第３図
ホ）。第３図のイとロを逆にしたときはニとホも
逆にする。書き込みの順番は第３図イ，ロのとき
と同じ理由から同じ条件がつく。両群にデータを
書いた後、それを読出して正しいデータとの照合
をとる（第３図ヘ）。この照合結果が正しけれ
ば、 (‐a) Ａ群に“１”が書け、Ｂ群に“０”が書け
る。
群全体に前回と逆の“０”を書き込む（第３図
ニ）。次にＡ群全体に“１”を書き込む（第３図
ホ）。第３図のイとロを逆にしたときはニとホも
逆にする。書き込みの順番は第３図イ，ロのとき
と同じ理由から同じ条件がつく。両群にデータを
書いた後、それを読出して正しいデータとの照合
をとる（第３図ヘ）。この照合結果が正しけれ
ば、 (‐a) Ａ群に“１”が書け、Ｂ群に“０”が書け
る。
(‐a) Ａ群選択時に(ii)のことが生じていない。
ということがいえ、この段階まですべて正しけれ
ば、 (‐b) メモリアレイ全体に“１”および“０”
が書ける。従つてメモリセルアレイは正常で
ある。
ば、 (‐b) メモリアレイ全体に“１”および“０”
が書ける。従つてメモリセルアレイは正常で
ある。
(‐b) デコーダの奇数ビツト欠陥等、アクセス
アドレスとアドレス情報が奇数ビツトだけ異
なるアドレスとの間の２重選択を生じるよう
な、メモリ素子の選択機構上の欠陥はない。
アドレスとアドレス情報が奇数ビツトだけ異
なるアドレスとの間の２重選択を生じるよう
な、メモリ素子の選択機構上の欠陥はない。
ということが同時にいえる。
以上説明したように、本発明による試験方法で
は、メモリ素子の記憶容量をＮビツトとしたと
き、4N回（第３図イ，ロ，ニ，ホはＮ／２回づ
つの書き込み、ハ，ヘはＮ回づつの読出し）のア
クセス回数でメモリセルアレイの欠陥全体および
選択機構の欠陥の多くを同時に検出できることに
なる。なお、第３図の“１”、“０”を逆にしても
同等の効果があることはいうまでもない。
は、メモリ素子の記憶容量をＮビツトとしたと
き、4N回（第３図イ，ロ，ニ，ホはＮ／２回づ
つの書き込み、ハ，ヘはＮ回づつの読出し）のア
クセス回数でメモリセルアレイの欠陥全体および
選択機構の欠陥の多くを同時に検出できることに
なる。なお、第３図の“１”、“０”を逆にしても
同等の効果があることはいうまでもない。
次に、一つの群全体をアクセスした後に他の群
全体をアクセスするというアドレスシーケンスを
発生する試験パターン発生器について説明する。
第４図は該試験パターン発生器の一実施例であ
り、１はメモリ素子のアドレス情報ビツト数をｎ
としたとき、２n-1サイクルで相異なる２n-1個の
ｎ−１ビツトの情報パターンを発生するパターン
発生回路であり、こゝではｎ−１ビツトのカウン
タを用いることゝする。（なお、同図ではカウン
トするパルスは省略してある）２はカウンタ１か
らの桁上げ信号、３は桁上げ信号２によりカウン
タ１が２n-1個のパターンを発生するごとにその
内容が“０”（“１”）から“１”（“０”）と変化す
る１ビツトの蓄積回路であり、こゝでは１ビツト
のカウンタを用いることゝする。従つて、カウン
タ１と３の両方でｎビツトのカウンタとして動作
することとなる。４，５はそれぞれカウンタ１，
３の出力、６はカウンタ１のｎ−１ビツトの出力
の排他的論理和をとる論理演算回路（ｎ−１ビツ
トのうち“１”の数が偶数なら“０”を、奇数な
ら“１”を出力する）、７は論理演算回路６の出
力、８は排他的論理和回路、９はカウンタ１の出
力と排他的論理和回路８の出力でメモリ素子への
ｎビツトのアドレス情報である。
全体をアクセスするというアドレスシーケンスを
発生する試験パターン発生器について説明する。
第４図は該試験パターン発生器の一実施例であ
り、１はメモリ素子のアドレス情報ビツト数をｎ
としたとき、２n-1サイクルで相異なる２n-1個の
ｎ−１ビツトの情報パターンを発生するパターン
発生回路であり、こゝではｎ−１ビツトのカウン
タを用いることゝする。（なお、同図ではカウン
トするパルスは省略してある）２はカウンタ１か
らの桁上げ信号、３は桁上げ信号２によりカウン
タ１が２n-1個のパターンを発生するごとにその
内容が“０”（“１”）から“１”（“０”）と変化す
る１ビツトの蓄積回路であり、こゝでは１ビツト
のカウンタを用いることゝする。従つて、カウン
タ１と３の両方でｎビツトのカウンタとして動作
することとなる。４，５はそれぞれカウンタ１，
３の出力、６はカウンタ１のｎ−１ビツトの出力
の排他的論理和をとる論理演算回路（ｎ−１ビツ
トのうち“１”の数が偶数なら“０”を、奇数な
ら“１”を出力する）、７は論理演算回路６の出
力、８は排他的論理和回路、９はカウンタ１の出
力と排他的論理和回路８の出力でメモリ素子への
ｎビツトのアドレス情報である。
最初カウンタ１および３がリセツトされてお
り、すべて“０”を出力するとして説明する。最
初の２n-1サイクルの間はカウンタ３の内容は
“０”であるため、カウンタ１のｎ−１ビツト出
力のうち“１”の数が偶数なら“０”を、奇数な
ら“１”を出力する論理演算回路６の出力は排他
的論理和回路８をそのまゝ通過する。従つて、ア
ドレス情報９はそれを２進表示したときの“１”
の数がすべて偶数となる。即ち、一つの群全体の
アドレス情報を連続して発生することになる。次
に２n-1サイクルではカウンタ３の内容は“１”
となるため、論理演算回路６の出力の反転信号が
排他的論理和回路８の出力となる。従つて、アド
レス情報９の“１”の数は奇数となり、もう一方
の群全体のアドレス情報を連続して発生すること
になる。
り、すべて“０”を出力するとして説明する。最
初の２n-1サイクルの間はカウンタ３の内容は
“０”であるため、カウンタ１のｎ−１ビツト出
力のうち“１”の数が偶数なら“０”を、奇数な
ら“１”を出力する論理演算回路６の出力は排他
的論理和回路８をそのまゝ通過する。従つて、ア
ドレス情報９はそれを２進表示したときの“１”
の数がすべて偶数となる。即ち、一つの群全体の
アドレス情報を連続して発生することになる。次
に２n-1サイクルではカウンタ３の内容は“１”
となるため、論理演算回路６の出力の反転信号が
排他的論理和回路８の出力となる。従つて、アド
レス情報９の“１”の数は奇数となり、もう一方
の群全体のアドレス情報を連続して発生すること
になる。
例えば、最初の23＝８サイクルは第２図のＡ群
のアドレスを上から順に、後の８サイクルはＢ群
のアドレスを上から順に発生することになる（同
図において、右端のビツトを第３図の排他的論理
和回路８の出力、左端のビツトをカウンタ１の１
ビツト目の出力とした場合）。
のアドレスを上から順に、後の８サイクルはＢ群
のアドレスを上から順に発生することになる（同
図において、右端のビツトを第３図の排他的論理
和回路８の出力、左端のビツトをカウンタ１の１
ビツト目の出力とした場合）。
以上のような構成になつているから、群毎のア
ドレス情報を連続して作成することができ、又、
第３図のニ以降ではカウンタ３を最初に“１”に
セツトしておけば、Ｂ群を先にアクセスすること
ができる。即ち、前記の試験に必要なシーケンス
をもつたアドレス情報を簡単に発生することがで
きる。
ドレス情報を連続して作成することができ、又、
第３図のニ以降ではカウンタ３を最初に“１”に
セツトしておけば、Ｂ群を先にアクセスすること
ができる。即ち、前記の試験に必要なシーケンス
をもつたアドレス情報を簡単に発生することがで
きる。
以上説明したように、本発明によるメモリ素子
の試験方法は、アドレス情報の“１”の数の偶奇
により記憶領域を２つの群に分割し、各群毎に相
異なるデータを書き込み試験するため、１メモリ
素子の試験当り4N（Ｎ：メモリ素子の記憶容
量）回という少ないアクセス回数でメモリセルア
レイの欠陥全体およびデコーダ等選択機構の欠陥
の多くを同時に検出できるという利点がある。
又、試験パターン発生器は、本発明の試験に必要
なシーケンスをもつたアドレス情報を少ない金物
量で簡単に発生できるという利点がある。
の試験方法は、アドレス情報の“１”の数の偶奇
により記憶領域を２つの群に分割し、各群毎に相
異なるデータを書き込み試験するため、１メモリ
素子の試験当り4N（Ｎ：メモリ素子の記憶容
量）回という少ないアクセス回数でメモリセルア
レイの欠陥全体およびデコーダ等選択機構の欠陥
の多くを同時に検出できるという利点がある。
又、試験パターン発生器は、本発明の試験に必要
なシーケンスをもつたアドレス情報を少ない金物
量で簡単に発生できるという利点がある。
第１図は従来例を示す図、第２図はメモリ素子
の記憶領域の分割例を示す図、第３図は本発明の
一実施例の試験手順を示す図、第４図は本発明の
試験パターン発生器の一実施例を示す図である。 １および３……カウンタ、６……論理演算回
路、８……排他的論理和回路。
の記憶領域の分割例を示す図、第３図は本発明の
一実施例の試験手順を示す図、第４図は本発明の
試験パターン発生器の一実施例を示す図である。 １および３……カウンタ、６……論理演算回
路、８……排他的論理和回路。
Claims (1)
- 【特許請求の範囲】 １ メモリ素子の記憶領域を、そのアドレス情報
ビツト中の“１”の数が偶数となる群と奇数とな
る群に分け、まず一方の群全体に“０”（または
“１”）を書いた後、他方の群全体に“１”（また
は“０”）を書いて記憶領域全体の読出し照合を
行ない、次に上記他方の群全体に“０”（または
“１”）を書いた後、上記一方の群全体に“１”
（または“０”）を書いて記憶領域全体の読出し照
合を行なうことを特徴とするメモリ素子の試験方
法。 ２ メモリ素子のアドレス情報ビツト数をｎとし
たとき、２n-1サイクルで相異なる２n-1個のｎ−
１ビツトの情報パターンを発生するパターン発生
手段と、該パターン発生手段の出力の排他的論理
和をとる論理演算手段と、上記パターン発生手段
が２n-1のアドレス情報を発生するごとにその内
容を反転する１ビツトの蓄積手段と、該蓄積手段
の出力と上記論理演算手段の出力との排他的論理
和をとる論理回路とよりなり、上記パターン発生
手段のｎ−１ビツトの出力と上記論理回路の１ビ
ツトの出力をメモリ素子へのｎビツトのアドレス
情報として与えるようにして、アドレス情報ビツ
ト中の“１”の数が偶数もしくは奇数のアドレス
情報を２n-1サイクルにわたつて連続して出力す
ることを特徴とする試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12746879A JPS5651678A (en) | 1979-10-03 | 1979-10-03 | Testing method for memory element and pattern generator for test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12746879A JPS5651678A (en) | 1979-10-03 | 1979-10-03 | Testing method for memory element and pattern generator for test |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651678A JPS5651678A (en) | 1981-05-09 |
| JPS6132756B2 true JPS6132756B2 (ja) | 1986-07-29 |
Family
ID=14960667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12746879A Granted JPS5651678A (en) | 1979-10-03 | 1979-10-03 | Testing method for memory element and pattern generator for test |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5651678A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172249U (ja) * | 1986-04-21 | 1987-10-31 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814399A (ja) * | 1981-07-17 | 1983-01-27 | Yamatake Honeywell Co Ltd | メモリ用アドレスバツフアの故障診断方法 |
| US4891811A (en) * | 1987-02-13 | 1990-01-02 | International Business Machines Corporation | Efficient address test for large memories |
| US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
-
1979
- 1979-10-03 JP JP12746879A patent/JPS5651678A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172249U (ja) * | 1986-04-21 | 1987-10-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5651678A (en) | 1981-05-09 |
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