JP2871689B2

JP2871689B2 - メモリ試験装置

Info

Publication number: JP2871689B2
Application number: JP63056255A
Authority: JP
Inventors: 文彦坂本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1999-03-17
Anticipated expiration: 2014-03-17
Also published as: JPH01232600A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリに係わり、特に短時間でメモリの機
能試験を実施できるメモリ試験装置に関する。

〔従来の技術〕

最近のIC技術の発展は目覚ましく、その産物であるメ
モリは産業の紙、これを利用するマイクロプロセッサは
産業の米と呼ばれるに至っている。これは、メモリがあ
らゆるシステムや機器に大量に消費され、これがまた新
しいシステムや機器の新たな発展を産むという新時代へ
の展開の期待が寄せられる反映でもある。このようなメ
モリ素子の急速な発展は、その大容量化、高速化、信頼
度の向上などの需要により支えられている。これと同時
にメモリの保守も緊急急務の課題であり、より速くより
確実な試験方式が望まれている次第である。

従来、メモリの機能を試験する方法としては、例え
ば、ギャロッピングパターンやウオーキングパターンに
よるもの、およびその他多くのものが知られている。こ
の従来のギャロッピングパターンは、上記の方法の中で
は最も厳しいもので、１個のメモリセルに視点を置き、
このセルから他の残りのセルにジャンプして書き込みま
たは読み出しを行い、その動作の影響が視点に置いた１
個のセルに作用するか否かを試験するものである。

この従来のギャロッピングパターンを詳しく説明する
と次のようになる。

先ず、メモリセルの全数をＮとする。そして、全セル
を“0"にリセット（すなわち、Ｎ回書き込む）した後、
視点にするテストセルに“1"を書き込み、これを読み出
す。（この場合、書き込みと読み出しでテストセルは計
２回動作される。）次に、他の任意のセルが“0"である
ことを確認した（読み出した）後、この任意のセルの読
み出し動作によりテストセルにすでに書き込まれている
情報“1"が失われなかったか否かを、テストセルを読み
出すことにより調べる。（この場合、読出動作が２回）
以上の２回の読出動作をテストセルを除く（Ｎ−１）個
のセルについて行う。従って、２×（Ｎ−１）＝（2N−
２）回の読出動作がこの時点で必要になる。これに、上
記テストセルに対する書き込み、読み出し動作の２回が
加わるので計（2N−２）＋２＝2N回必要になる。さら
に、テストセルはＮ個であるので、全セルでは2N×Ｎ＝
2N²回となり、また最初に全セルをリセットする際にＮ
回必要なので（2N²＋Ｎ）回必要になる。そしてさら
に、これらの動作を“1"、“0"について行うので、全体
として２×（2N²＋Ｎ）＝（4N²＋2N）回の動作が必要と
なる。従って、メモリの機能試験に必要な時間は、少な
くとも（4N²＋2N）×（１テストサイクル）が必要にな
る。ここで、１テストサイクルとは、メモリセルに対す
る１回の読出、書込動作に要する時間である。

〔発明が解決しようとする課題〕

以上説明した従来のメモリ試験方式には次のような問
題がある。すなわち、ICメモリは、１チップあたり、25
6K（キロ）ビット、1M（メガ）ビット、また今後は、4M
ビット、16Mビットと大容量化の傾向がある。従って、
製造工程中に上記のようなメモリ試験を行うと、大容量
化と共にその試験に要する時間が大きくなるという問題
が生じる。例えば、テストサイクルを0.5μｓとして大
容量メモリの試験時間を計算すると次のようになる。す
なわち、256Kビットの場合は38時間、1Mビットメモリの
場合には611時間≒25.5日、4Mビットメモリの場合に
は、9773時間≒407日、さらに、16Mビットメモリの場合
には、156375時間≒6516日≒18年かかる。このように、
従来の方式では、試験時間に非常に長い時間が必要とな
り、量産時の検査はもとより、設計、評価時の試験に対
しても実用にはならないという問題が生じる。

そこで本発明の目的は、きわめて短時間で、しかも従
来の試験方式より優れた緻密な性能試験を可能とするメ
モリ試験装置を提供することにある。

〔課題を解決するための手段〕

本発明のメモリ試験装置は、被試メモリの１つのセル
を選択するアドレス信号を発生するアドレス信号発生手
段と、前記アドレス信号と同一のビット数であって所定
の１ビットだけが他のビットと異なる値が保持されると
ともに保持された値のシフトが行われるシフトレジスタ
と、所望の期間だけ前記シフトレジスタに保持された値
を出力させるゲート手段と、このゲート手段から出力さ
れる前記シフトレジスタに保持された値と前記アドレス
信号との間で排他的論理和をとることによって前記アド
レス信号のうち前記所定の１ビットに対応するビットだ
けその値の反転された反転アドレス信号を生成する反転
アドレス信号生成手段と、この反転アドレス信号生成手
段によって生成された前記反転アドレス信号で選択され
るセルの値と前記アドレス信号で選択されるセルの値と
を交互に繰り返し読み出す読出手段と、前記シフトレジ
スタに保持された値を１ビットシフトさせるシフト手段
と、このシフト手段によって前記シフトレジスタに保持
された値が一巡されるたびに前記アドレス信号発生手段
の発生するアドレス信号の値を変更して前記被試メモリ
の全てのセルについてのアドレス信号を前記アドレス信
号発生手段に順次発生させるアドレス変更手段と、前記
読出手段によって読みされた値を基に前記反転アドレス
信号で選択されたセルの読出動作が前記アドレス信号で
選択されたセルの記憶状態に影響したかどうかを判別す
る読出影響判別手段とを有している。

〔実施例〕

以下実施例につき本発明を詳細に説明する。

第１図は本発明によるメモリ試験装置の一実施例を示
すブロック図、第２図は、第１図の実施例におけるメモ
リセルの選択の仕方について説明する説明図である。

第１図において、メモリテスタ11は、そのアドレス端
子12₀、……、12₉からアドレス信号13₀、……、13₉を与
える。これらのアドレス信号13₀、……、13₉は、エクス
クルーシブルオア回路（EXOR回路）14₀、……、14₉の一
方の端子にそれぞれ加えられる。そして、これらのEXOR
回路14₀、……、14₉の出力は、被試マトリックスメモリ
装置16ワード方向アドレス端子17₀、……、17₄、ビット
方向アドレス端子18₀、……、18₄にそれぞれ送出され
る。更に、メモリテスタ11は、その端子20₀、……、20₉
から、アドレスビット反転指示レジスタ21₀、……、21₉
に対し、これらのアドレスビット反転指示レジスタ2
1₀、……、21₉がある適当なビット配列のアドレスビッ
ト反転指示信号23₀、……、23₉を出力するように設定す
る。これらのアドレスビット反転指示信号23₀、……、2
3₉は、アドレスビット反転指示レジスタ21₀の前段に設
けたセレクタ25₀、……、25₉にメモリテスタ11のシフト
端子26からシフト信号27を与え、またアドレスビット反
転指示レジスタ21₀、……、21₉にメモリテスタ11のクロ
ック端子28からクロック信号29を与えることにより、ア
ドレスビット反転指示レジスタ21₀、……、21₉を21₀→2
1₁→21₂→、……、→21₈→21₉→21₀の順にそれらの内容
をシフトさせても得ることができる。

アドレスビット反転指示レジスタ21₀、……、21₉から
のアドレスビット反転指示信号23₀、……、23₉は、メモ
リテスタ11のアドレス反転信号端子31からのアドレス反
転信号32と、AND回路33₀、……、33₉で論理積が取られ
る。そして、メモリテスタ11のアドレス端子12₀、…
…、12₉からのアドレス信号13₀、……、13₉と、EXOR回
路14₀、……、14₉に入力され、ここで排他的論理和が取
られる。そして、マトリックスメモリ装置16のワード方
向アドレス端子17₀、……、17₄およびビット方向アドレ
ス端子18₀、……、18₄に、アドレスビット反転信号3
5₀、……、35₉として入力される。これらのアドレスビ
ット反転信号35₀、……、35₉は、アドレス反転信号32が
“1"のときは、アドレスビット反転指示レジスタ21₀、
……、21₉のうち“1"であるビットに対応したアドレス
信号13₀、……、13₉のビットが反転された形で与えられ
る。

これに対して、アドレス反転信号32が“0"のときは、
アドレス信号13₀、……、13₉は反転されず、そのままア
ドレスビット反転信号35₀、……、35₉として与えられ
る。ここで、上記マトリックスメモリ装置16は、ワード
方向アドレス端子17₀、……、17₄、ビット方向アドレス
端子18₀、……、18₄に対応して、ワード方向に５本、ビ
ット方向に５本のアドレス選択線41₀、……、41₄、4
2₀、……、42₄（第２図）を必要とする1Kビット（32×3
2＝1024ビット）のものが用いられる。また、メモリテ
スタ11の読出・書込端子44からは、マトリックスメモリ
装置16の読出・書込端子45に読出・書込信号46を与え
る。

次に動作について説明する。

まず、メモリテスタ11からマトリックスメモリ装置16
に読出・書込信号46が与えられ、マトリックスメモリ装
置16の全てのセルを“0"にリセットする。また、メモリ
テスタ11の端子20₀、……、20₉からアドレスビット反転
指示レジスタ21₀、……、21₉に対し、これらのアドレス
ビット反転指示レジスタ21₀、……、21₉のアドレスビッ
ト反転指示信号23₀、……、23₉のいずれか１ビットだけ
が“1"で、残りの９ビットが“0"になるように設定を行
う。その後、メモリテスタ11からのアドレス信号13₀、
……、13₉を、そのまま、すなわちアドレスを反転しな
いで、マトリックスメモリ装置16に与え、これにより選
択されるマトリックスメモリ装置16のセル（以下テスト
セルと呼ぶ。）に“1"を書き込み、そしてこれを読み出
す。次に、上記アドレス信号13₀、……、13₉に対してア
ドレスビット反転指示レジスタ21₀、……、21₉で指示さ
れるいずれか１ビットを反転して得られたアドレスビッ
ト反転指示信号23₀、……、23₉で選択されるマトリック
スメモリ装置16のセル（以下ディスターブセルと呼
ぶ。）が“0"であることを読み出すことにより確認す
る。そしてこの後、このディスターブセルの読出動作に
より上記テストセルに書き込まれた情報“1"が保持され
ているか否かを調べるため、アドレス信号13₀、……、1
3₉を反転しない状態で上記のテストセルを読み出す。

以上の２回の読出動作をアドレスビット反転指示レジ
スタ21₀、……、21₉に格納されている１ビットだけが
“1"で残りの全てのビットが“0"であるアドレス反転ビ
ット位置を順次シフトさせて反転する。そして、アドレ
ス信号13₀、……、13₉に対してアドレスビット（10ビッ
ト）のうちの１ビットだけを反転した全て（アドレスビ
ット数＝10通り）のアドレスで選択されるディスターブ
セルについて、テストセルと確実に区別されて選択でき
ることを試験する。次に、テストセルを“0"に書き戻
す。以上のテストセルとディスターブセルの選択正常試
験を、全てのメモリセルをテストセルとして反復し、メ
モリマトリックス装置全体の良否を確認する。以上の説
明では、テストセルの情報は“1"としてなされたが、
“0"の場合も同様に試験を行う。ここで、本発明の一実
施例におけるマトリックスメモリ装置内のメモリセルの
選択の仕方について、第２図により説明する。

図において、このマトリックスメモリ装置16の内部
は、第１図のワード方向アドレス端子17₀、……、17₄、
ビット方向アドレス端子18₀、……、18₄に対応して５本
ずつのアドレス選択線41₀、……、41₄、42₀、……、42₄
に与えられるワード方向アドレスビット信号51₀、…
…、51₄、ビット方向アドレスビット信号52₀、……、52
₄（第２図）の組み合わせでそれぞれのメモリセルが定
められる。すなわち、それぞれのメモリセルは、上記ワ
ード方向アドレスビット信号51₀、……、51₄、ビット方
向アドレスビット信号52₀、……、52₄をそれぞれ与える
ワード方向およびビット方向のそれぞれ32本ずつのビッ
ト線55₁、……、55₁₆、ワード線54₁、……、54₁₆の交差
点で選択され、個数は1Kビット（32×32＝1024ビット）
となる。

第２図は、ワード方向アドレスビット信号51₄＝
“0"、ビット方向アドレスビット信号52₄＝“0"で選択
される、全メモリセルの、1/4の部分領域（16×16＝256
ビット）を示したものである。第１図に示したように、
メモリテスタ11のアドレス端子12₀、……、12₉からのマ
トリックスメモリ装置16のワード方向アドレス端子と、
ビット方向アドレス端子17₀、……、17₄、18₀、……、1
8₄にアドレス信号13₀、……、13₉が与えられた場合、第
２図に示したメモリセル61xをテストセルとすると、ア
ドレス信号13₀、……、13₉の反転に対応して、メモリセ
ル61₀、……、61₉がディスターブセルとして選択され
る。図示のように、テストセル61xに対する全てのディ
スターブセルが、このテストセル61xと同じワード線上
か、または同じビット線上に選択される。更に、これら
のテストセルからディスターブセルまでの物理的な距離
は、隣接セルから、線上の逆端側の比較的遠いセルま
で、種々の組み合わせで選択される。

ここでディスターブセル61₄と61₉は、テストセル61x
から遠いので、第２図では領域外で選択されている。原
理的には、１つのメモリセルを選択することは、１本の
ワード線と１本のビット線を選択することに他ならな
い。従って、ワード線、ビット線の選択の確実性を試験
することは、各メモリセルの選択性を試験することと等
価になる。第２図に示したように、ワード線、ビット線
の選択は、アドレスビット信号51₀、……、51₄、52₀、
……、52₄の各ビット毎の“0"か“1"かの二者択一から
成り立っている。従って、全てのアドレスビットパター
ン（メモリセル数通り）について、各アドレスビット信
号51₀、……、51₄、52₀、……、52₄の“0"か“1"かの二
者択一の確実性を試験することは、全てのワード線、ビ
ット線の選択の確実性を試験することと等価となる。す
なわち、各メモリセルの選択性を試験することと等価に
なる。

本発明においては、マトリックスメモリ装置の全ての
メモリセルをテストセルとして、それを選択するアドレ
スビットのうちの１ビットを反転したアドレスで選択さ
れるディスターブセルの全て（アドレスビット数通り）
について選択性を試験するので、全てのアドレスビット
パターン（メモリセル数通り）に対して各アドレスビッ
ト毎の“0"か“1"かの二者択一性を試験することにな
り、従って上記の原理による各メモリセルの選択性を試
験することができる。

次に、マトリックスメモリ装置内のノイズや、格納情
報間の干渉の影響を試験し、保証することについて説明
する。第２図に示されるように、マトリックスメモリ装
置内のノイズや情報間の干渉は、主として、ワード線や
ビット線の間でのアドレスビットデコーダ回路を介する
伝搬、メモリセル間でのワード線やビット線、メモリセ
ル間でのクロストーク、リークなどによる伝搬が考えら
れる。第１のアドレスビットデコーダ回路を介する伝搬
の影響は、上記の各メモリセルの選択性と共に試験され
る。第２のメモリセル間でのワード線やビット線を介す
る伝播の影響は、第２図により説明したように、テスト
セルに対して隣接セルからライン上の比較的遠いセルま
でのバラエティに富んだ代表的なメモリセルをディスタ
ーブセルとして選択してメモリセルの選択性を試験する
ことにより、ライン上のおおかたの位置関係にあるメモ
リセル間について試験することができる。第３の隣接す
るワード線、ビット線、メモリセル間でのクロストー
ク、リーク等による伝搬の影響は、上記のように、テス
トセルに対する隣接セルをディスターブセルとして選択
してメモリセル選択性を試験することにより調べられ
る。

このように、本発明の試験装置によれば、従来の試験
方式のように全てのメモリセルにジャンプする必要がな
いので極めて短時間に完了することができる。例えば、
アドレスビット数がＫで、セルの全数がＮ＝2^kであるマ
トリックスメモリを、本発明の装置で試験すると、各テ
ストセル毎に、ディスターブセルがＫ通り選択されるの
で、2K回の読み出しと、テストセルの２回の書き込みを
加えて（2K＋２）＝２（Ｋ＋１）回となり、これを、全
メモリセルをテストセルとして、Ｎ回行うので、２（Ｋ
＋１）Ｎ回、最初の全セルリセット時のＮ回の書き込み
も加えると、２（Ｋ＋１）Ｎ＋Ｎ＝（2K＋３）Ｎ回、更
にまたこれらの動作を“0"、“1"について行うので、全
体として２×（2K＋３）Ｎ＝（4K＋６）Ｎ回の動作が必
要になる。従って、従来の試験方式で必要な（4N²＋2
N）回の動作に比べて、（4K＋６）N/（4N²＋2N）＝（2K
＋３）／（2N＋１）の動作回数となり、Ｋ＝10（Ｎ＝2^k
＝1024＝1K）の場合で23/2049、Ｋ＝20（Ｎ＝2^k＝10485
76＝1M）の場合で43/2097153に試験時間が短縮される。
ここで、Ｎ＝2^kであるため、試験されるメモリの容量が
大きくなるほど指数関数的に時間短縮の効果が出てく
る。ちなみに、テストサイクルを0.5μｓとして大容量
メモリの試験時間を計算すると、256Kビットメモリの場
合には10秒、1Mビットメモリの場合には45秒、4Mビット
メモリの場合には197秒＝３分17秒、また16Mビットメモ
リの場合には856秒＝14分16秒でよく、従来の方式に比
べて大きな差が認められる。

以上実施例では、２次元の平面状マトリックス構成の
ICメモリに対して説明したが、これに限らず、ｎ次元
（ｎ＝１、２、３、……、）の全てのマトリックス構成
のメモリに使用することができる。

〔発明の効果〕

このように、本発明のメモリ試験装置は、特定のテス
トセルに対して、そのアドレスの１ビットを反転したア
ドレスのディスターブセルを定め、このディスターブセ
ルからの読出動作のテストセルに与える影響を調べ、こ
れを被試メモリの全セルに対して実施して被試メモリの
良否を判定することにより、きわめて短時間で機能試験
を行うことができ、かつ従来の試験装置に劣らない緻密
な性能試験を行うことができる効果がある。従って、大
容量のメモリチップに対しても量産時の検査時間を節約
でき、非常に大きな効果がある。

【図面の簡単な説明】

第１図は、本発明によるメモリ試験装置の一実施例を示
すブロック図、第２図は、第１図の実施例におけるメモ
リセルの選択の仕方について説明する説明図である。 12₀、……、12₉……アドレス端子、 14₀、……、14₉……EXOR回路、 16……被試マトリックスメモリ装置 17₀、……、17₄……ワード方向アドレス端子、 18₀、……、18₄……ビット方向アドレス端子、 20₀、……、20₉……メモリテスタ端子、 21₀、……、21₉……アドレスビット反転指示レジスタ、 31……アドレス反転信号端子。

Claims

(57)【特許請求の範囲】

【請求項１】被試メモリの１つのセルを選択するアドレ
ス信号を発生するアドレス信号発生手段と、前記アドレス信号と同一のビット数であって所定の１ビ
ットだけが他のビットと異なる値が保持されるとともに
保持された値のシフトが行われるシフトレジスタと、所望の期間だけ前記シフトレジスタに保持された値を出
力させるゲート手段と、このゲート手段から出力される前記シフトレジスタに保
持された値と前記アドレス信号との間で排他的論理和を
とることによって前記アドレス信号のうち前記所定の１
ビットに対応するビットだけその値の反転された反転ア
ドレス信号を生成する反転アドレス信号生成手段と、この反転アドレス信号生成手段によって生成された前記
反転アドレス信号で選択されるセルの値と前記アドレス
信号で選択されるセルの値とを交互に繰り返し読み出す
読出手段と、前記シフトレジスタに保持された値を１ビットシフトさ
せるシフト手段と、このシフト手段によって前記シフトレジスタに保持され
た値が一巡されるたびに前記アドレス信号発生手段の発
生するアドレス信号の値を変更して前記被試メモリの全
てのセルについてのアドレス信号を前記アドレス信号発
生手段に順次発生させるアドレス変更手段と、前記読出手段によって読み出された値を基に前記反転ア
ドレス信号で選択されたセルの読出動作が前記アドレス
信号で選択されたセルの記憶状態に影響したかどうかを
判別する読出影響判別手段とを有していることを特徴と
するメモリ試験回路