JPH01232600A

JPH01232600A - メモリ試験装置

Info

Publication number: JPH01232600A
Application number: JP63056255A
Authority: JP
Inventors: Fumihiko Sakamoto; 坂本　文彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1989-09-18
Anticipated expiration: 2014-03-17
Also published as: JP2871689B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリに係わり、特に短時間でメモリの機能
試験を実施できるメモリ試験装置に関する。

〔従来の技術〕

最近のＩＣ技術の発展は目覚ましく、その産物であるメ
モリは産業の紙、これを利用するマイクロプロセッサは
産業の米と呼ばれるに至っている。

これは、メモリがあらゆるシステムや機器に大暑に消費
され、これがまた新しいシステムや機器の新たな発展を
産むという新時代への展開の期待が寄せられる反映でも
ある。このようなメモリ素子の急速な発展は、その大容
量化、高速化、信頼度の向上などの需要により支えられ
ている。これと同時にメモリの保守も緊急急務の課題で
あり、より速くより確実な試験方式が望まれている次第
である。

従来、メモリの機能を試験する方法としては、例えば、
ギヤロッピングパターンやウオーキングパターンによる
もの、およびその他多くのものが知られている。この従
来のギヤロッピングパターンは、上記の方法の中では最
も厳しいもので、１個のメモリセルに視点を置き、この
セルから他の残りのセルにジャンプして書き込みまたは
読み出しを行い、その動作の影響が視点に置いた１個の
セルに作用するか否かを試験するものである。

この従来のギヤロッピングパターンを詳しく説明すると
次のようになる。

先ず、メモリセルの全数をＮとする。そして、全セルを
“０″にリセット（すなわち、Ｎ回書き込む）した後、
視点にするテストセルに“１”を書き込み、これを読み
出す。（この場合、書き込みと読み出しでテストセルは
計２回動作される。）次に、他の任意のセルが“０”で
あることをｆｉｆｉｉＥした（読み出した）後、この任
意のセルの読み出し動作によりテストセルにすでに書き
込まれている情報“ｌ”が失われなかったか否かを、テ
ストセルを読み出すことにより調べる。（この場合、読
出動作が２回）以上の２回の読出動作をテストセルラ除
＜（Ｎ−１）個のセルについて行う。従って、２Ｘ　（
Ｎ−１）＝　（２Ｎ−，２）回の読出動作がこの時点で
必要になる。これに、上記テストセルに対する書き込み
、読み出し動作の２回が加わるので計（２Ｎ−２）＋２
＝２Ｎ回必要になる。

さらに、テストセルはＮ個あるので、全セルでは２ＮＸ
Ｎ＝２Ｎ２回となり、また最初に全セルをリセットする
際にＮ回必要なので（２Ｎ２　＋Ｎ）回必要になる。そ
してさらに、これらの動作を“１”、“０”について行
うので、全体として２Ｘ　（２Ｎ２　＋Ｎ＞−（４Ｎ２
＋２Ｎ）回の動作が必要となる。従って、メモリの機能
試験に必要な時間は、少なくとも（４Ｎ’　　＋２Ｎ）
Ｘ　（１テストサイクル）が必要になる。ここで、１テ
ストサイクルとは、メモリセルに対する１回の読出、書
込動作に要する時間である。

〔発明が解決しようとする課題〕

以上説明した従来のメモリ試験方式には次のような間顕
がある。すなわち、ＩＣメモリは、１チツプあたり、２
５６Ｋ（キロ）ビット、ＩＭ（メガ）ビット、また今後
は、４Ｍビット、１６Ｍビットと大容量化の傾向がある
。従って、製造工程中に上記のようなメモリ試験を行う
と、大容量化と共にその試験に要する時間が大きくなる
という問題が生じる。例えば、゛テストサイクルを０．
５μｓとして大容量メモリの試験時間を計算すると次の
ようになる。すなわち、２５６にビットの場合は３８時
間、１Ｍビットメモリの場合には６１１時間！＝ｉ２５
．５日、４Ｍビットメモリの場合には、９７７３時間′
＝、４０７日、さらに、１６Ｍビットメモリの場合には
、１５６３７５時間−６５１６日′ｉ１８年かかる。こ
のように、従来の方式では、試験時間に非常に長い時間
々（必要となり、量産時の検査はもとより、設計、評価
時の試験に対しても実用にはならないという問題が生じ
る。

そこで本発明の目的は、きわめて短時間で、しかも従来
の試験方式より優れた緻密な性能試験を可能とするメモ
リ試験装置を提供することにある。

〔課題を解決するための手段〕

本発明のメモリ試験装置は、被試メモリの特定のセルを
テストセルとして順次、その含まれるセルの全てに対し
て、１つずつ選択するアドレス信号を発生するアドレス
信号発生手段と、上記テストセルを選択する個々のアド
レス信号のビット配列のうちいずれか１ビットを反転さ
せてこの反転アドレス信号により定められる被試メモリ
のセルをディスターブセルとし、このアドレスの反転を
、上記アドレス信号発生手段により発生されたアドレス
信号で選択されるテストセル毎に、含まれるメモリセル
の全てに対して行う反転アドレス発生手段と、上記デイ
スターブセルに対して読出動作を行い、更に上記テスト
セルの格納情報を読み出し、ディスターブセルに対する
読出動作がテストセルの格納状態に影響したか否かをチ
エ、ツクし、その結果によりメモリセルの良否、従って
被試メモリの良否を判断する読出・書込半没とを具備゛
している。

従って本発明によるメモリ試験装置を用いると、Ｖ定の
テストセルに対して、そのアドレスの１ビットを反転し
たアドレスのディスターブセルを定め、このデイスター
ブセルからの読出動作のテストセルに与える影響を調べ
、これを被試メモリの全セルに対して実施して被試メモ
リの良否を判定することにより、従来のメモリ試験方式
に比べて極めて短時間で緻密なメモリ性能試験を実施す
ることができる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本発明によるメモリ試験装置の一実施例を示す
ブロック図、第２図は、第１図の実施例におけるメモリ
セルの選択の仕方について説萌する説明図である。

第１図において、メモリテスタ１１は、そのアドレス端
子１２．、・・・・・・、１２．からアドレス信号１３
ｏ１・・・・・・、１３．を与える。これらのアドレス
信号１３ｏ、・・・・・・、１３．は、エクスクル−シ
ブオア回路（ＥＸＯＲ回路）１４゜、・・・・・・、１
４、の一方の端子にそれぞれ加えられる。そして、これ
らのＥＸＯＲ回路１４ｏ、・・・・・・、１４．の出力
は、被試マトリックスメモリ装置１６ワード方向アドレ
ス端子１７ｏ１・・・・・・、１７４、ビット方向アド
レス端子１８ｏ１・・・・・・、１８４　にそれぞれ送
出される。更に、メモリテスタ１１は、その端子２０ｏ
１・・・・・・、２０．から、アドレスビット反転指示
レジスタ２１ｏ、・・・・・・、２１．に対し、これら
のアドレスビット反転指示レジスタ２１ｏ１・・・・・
・、２１．がある適当なビット配列のアドレスビット反
転指示信号２３゜、・・・・・・、２３９を出力するよ
うに設定する。これらのアドレスビット反転指示信号２
３゜、・・・・・・、２３９は、アドレスビット反転指
示レジスタ２１ｏの前段に設けたセレクタ２５ｏ１・・
・・・・、２５．にメモリテスタ１１のシフト端子２６
からシフト信号２７を与え、またアドレスビット反転指
示レジスタ２１ｏ１・・　、２１９にメモリテスタ１１
のクロック端子２８からクロック信号２９を与えること
により、アドレスビット反転指示レジスタ２１ｏ、・・
・・・・、２１９を２１ａ−２１，−２１２−１・・・
・・・、→２１８→２１９→２１．の順にそれらの内容
をシフトさせても得ることができる。

アドレスビット反転指示レジスタ２１゜、・・・・・・
、２１９からのアドレスビット反転指示信号２３゜、・
・・・・・、２３．は、メモリテスタ１１のアドレス反
転信号端子３１からのアドレス反転信号３２と、ＡＮＤ
回路３３ｏ１・・・・・・、３３ｇで論理積が取られる
。そして、メモリテスク１１のアドレス端子１２ｏ１・
・・・・・、１２．からのアドレス信号１３゜、・・・
・・・、１３．と、ＥＸＯＲ回路１４．、・・・・・・
、１４、に入力され、ここで排他的論理和が取られる。

そして、マトリックスメモリ装置１６のワード方向アド
レス端子１７ｏ、・・・・・・、１７．およびビット方
向アドレス端子１８ｏ１・・・・・・、１８．　　に、
アドレスビット反転信号３５ｏ１・・・・・・、３５．
として入力される。これらのアドレスビット反転信号３
５゜、・・・・・・、３５．は、アドレス反転信号３２
が“１”のときは、アドレスビット反転指示レジスタ２
１ｏ１・・・・・・、２１９のうち“１＃であるビット
に対応したアドレス信号１３ｏ１・・・・・・、１３゜
のビットが反転された形で与えられる。

これに対して、アドレス反転信号３２が“０”のときは
、アドレス信号１３゜、・・・・・・、１３．は反転さ
れず、そのままアドレスビット反転信号３５０　ｓ・・
・・・・、３５．として与えられる。ここで、上記マト
リックスメモリ装置１６は、ワード方向アドレス端子１
７ｏ、・・・・・・、１７４、ビット方向アドレス端子
１８ｏ、・・・・・・、１８．に対応して、ワード方向
に５本、ビット方向に５本のアドレス選択線４１ｏ、・
・・・・・、４１４．４２ｏ１・・・・・・、４２４　
（第２図）を必要とするＩＫビット（３２Ｘ３２＝１０
２４ビット）のものが用いられる。また、メモリテスタ
１１の読出・書込端子４４からは、マ）　ＩＪフックス
モリ装置１６の読出・書込端子４５に読出・書込信号４
６を与える。

次に動作について説明する。

まず、メモリテスタ１１からマトリックスメモリ装置１
６に読出・書込信号４６が与えられ、マトリックスメモ
ＩＪ　装置１６の全てのセルを“０”にリセットする。

また、メモリテスタ１１の端子２０ｏ、・・・・・・、
２０９からアドレスビット反転指示レジスタ２１ｏ１・
・・・・・、２１９　に対し、これらのアドレスビット
反転指示レジスタ２１ｏ１・・・・・・、２１、のアド
レスビット反転指示信号２３゜、・・・・・・、２３．
のいずれか１ビットだけが“１′で、残りの９ビットが
“０”になるように設定を行う。

その後、メモリテスタ１１からのアドレス信号１３ｏ、
・・・・・・、１３．を、そのまま、すなわちアドレス
を反転しないで、マ）　ＩＪフックスモリ装置１６に与
え、これにより選択されるマトリックスメモリ装置１６
のセル（以下テストセルと呼ぶ。）に“ｌ”を書き込み
、そしてこれを読み出す。次に、上記アドレス信号１３
ｏ、・・・・・・、１３．゛に対してアドレスビット反
転指示レジスタ２１ｏ、・・・・・・、２１９で指示さ
れるいずれか１ビットを反転して得られたアドレスビッ
ト反転指示信号２３゜、・・・・・・、２３．で選択さ
れるマトリックスメモリ装置１６のセル（以下ディスタ
ーブセルと呼ぶ。）が“０”であることを読み出すこと
により確認する。そしてこの後、このディスターブセル
の読出動作により上記テストセルに書き込まれた情報“
１”が保持されているか否かを調べるため、アドレス信
号１３ｏ１・・・・・・、１３．を反転しない状態で上
記のテストセルを読み出す。

以上の２回の読出動作をアドレスビット反転指示レジス
タ２１ｏ１・・・・・・、２１．に格納されている１ビ
ットだけが“１”で残りの全てのビットが“０”である
アドレス反転ビット位置を順次シフトさせて反復する。

そして、アドレス信号１３ｏ、・・・・・・、１３９　
に対してアドレスビット（１０ビット）のうちの１ビッ
トだけを反転した全て（アドレスビット数２１０通り）
のアドレスで選択されるディスターブセルについて、テ
ストセルと確実に区別されて選択できることを試験する
。次に、テストセルを“０”に書き戻す。以上のテスト
セルとディスターブセルの選択正常試験を、全てのメモ
リセルをテストセルとして反復し、メモリマトリックス
装置全体の良否を確認する。以上の説明では、テストセ
ルの情報は“１”としてなされたが、“０”の場合も同
様に試験を行う。　ここで、本発明の一実施例における
マトリックスメモリ装置内のメモリセルの選択の仕方に
ついて、第２図により説明する。

図において、このマトリックスメモリ装置１６の内部は
、第１図のワード方向アドレス端子１７ｏ１・・・・・
・、１７２、ビット方向アドレス端子１３ｏ１・・・・
・・、１８４　に対応して５本ずつのアドレス選択線４
１ｏ　、・・・・・・、４１．．４２．、・・・・・・
、４２、に与えられるワード方向アドレスビット信号５
１ｏ、・・・・・・、５１４、ビット方向アドレスビッ
ト信号５２ｏ、・・・・・・、５２４　（第２図）の組
み合わせでそれぞれのメモリセルが定められる。すなわ
ち、それぞれのメモリセルは、上記ワード方向アドレス
ビット信号５１ｏ、・・・・・・、５１４、ビット方向
アドレスビット信号５２ｏ１・・・・・・、５２４をそ
れぞれ与えるワード方向およびビット方向のそれぞれ３
２本ずつのビット線５５１　、・・・・・・、５５１６
、ワード線５４８、・・・・・・、５４．６の交差点で
選択され、個数はＩＫピッ）（３２Ｘ３２＝１０２４ビ
ット）となる。

第２図は、ワード方向アドレスビット信号５１、二“０
”、ビット方向アドレスビット信号５２、＝“０”で選
択される、全メモリセルの、１／４の部分領域（１６ｘ
１６＝２５６ビット）を示したものである。第１図に示
したように、メモリテスク１１のアドレス端子１２ｏ５
・・・・・・、１２、からマトリックスメモリ装置１６
のワード方向アドレス端子、ビット方向アドレス端子１
７ｏ１・・・・・・、１７４．１８ｏ１・・・・・・、
１８．にアドレス信号１３ｏ、・・・・・・、１３．が
与えられた場合、第２図に示したメモリセル６１ｘをテ
ストセルとすると、アドレス信号１３ｏ１・・・・・・
、１３．の反転に対応して、メモリセル６１ｏ、・・・
・・・、６１９がディスターブセルとして選択される。

図示のように、テストセル６１Ｘ　に対する全てのディ
スターブセルが、このテストセルＥｉｌＸ　　と同じワ
ード線上か、または同じビット線上に選択される。更に
、これらのテストセルからデイスターブセルまでの物理
的な距離は、隣接セルから、線上の逆端側の比較的遠い
セルまで、種々の組み合わせで選択される。

ここでデイスターブセル６１．と６１．は、テストセル
６１ｘから遠いので、第２図では領域外で選択されてい
る。原理的には、１つのメモリセルを選択することは、
１本のワード線と１本のビット線を選択することに他な
らない。従って、ワード線、ビット線の選択、の確実性
を試験することは、各メモリセルの選択性を試験するこ
とと等価になる。第２図に示したように、ワード線、ビ
ット線の選択は、アドレスビット信号５１ｏ、・・・・
・・、５１、．５２゜、・・・・・・、５２４の各ビッ
ト毎の“０”か“１”かの二者択一から成り立っている
。

従って、全てのアドレスビットパターン（メ％　ＩＪセ
ル数通り）について、各アドレスビット信号５１゜、・
・・・・・、５１．．５２．、・・・・・・、５２４の
“０”か“１”かの二者択一の確実性を試験することは
、全てのワード線、ビット線の選択の確実性を試験する
ことと等価となる。すなわち、各メモリセルの選択性を
試験することと等価になる。

本発明においては、マトリックスメモリ装置の全てのメ
モリセルをテストセルとして、それを選択するアドレス
ビットのうちの１ビットを反転したアドレスで選択され
るディスターブセルの全て〈アドレスビット数通り）に
ついて選択性を試験するので、全てのアドレスビットパ
ターン（メモリセル数通り）に対して各アドレスビット
毎の“０”か“１”かの二者択一性を試験することにな
り、従って上記の原理により各メモリセルの選択性を試
験することができる。

次に、マトリックスメモリ装置内のノイズや、格納情報
間の干渉の影響を試験し、保証することについて説明す
る。第２図に示されるように、マトリックスメモリ装置
内のノイズや情報間の干渉は、主として、ワード線やビ
ット線の間でのアドレスビットデコーダ回路を介する伝
搬、メモリセル間でのワード線やビット線、メモリセル
間でのクロストーク、リークなどによる伝搬が考えられ
る。第１のアドレスビットデコーダ回路を介する伝搬の
影響は、上記の各メモリセルの選択性と共に試験される
。第２のメモリセル間でのワード線やビット線を介する
伝搬の影響は、第２図により説明したように、テストセ
ルに対して隣接セルからライン上の比較的遠いセルまで
のバラエティに富んだ代表的なメモリセルをディスター
ブセルとして選択してメモリセルの選択性を試験するこ
とにより、ライン上のおおかたの位置関係にあるメモリ
セル間について試験することができる。第３の隣接する
ワード線、ビット線、メモリセル間でのクロストーク、
リーク等による伝搬の影響は、上記のように、テストセ
ルに対する隣接セルをディスターブセルとして選択して
メモリセル選択性を試験することにより調べられる。

このように、本発明の試験装置によれば、従来の試験方
式のように全てのメモリセルにジャンプする必要がない
ので極めて短時間に完了することができる。例えば、ア
ドレスビット数がＫで、セルの全数がＮ　＝　２　ｋ　
であるマトリックスメモリを、本発明の装置で試験する
と、各テストセル毎に、ディスターブセルかに通り選択
されるので、２に回の読み出しと、テストセルの２回の
書き込みを加えて（２に＋２）＝２　（Ｋ＋　１）回と
なり、これを、全メモリセルをテストセルとして、Ｎ回
行うので、２（Ｋ＋１）Ｎ回、最初の全セルリセット時
のＮ回の書き込みも加えると、２（Ｋ＋１）Ｎ”、Ｎ＝
　（２に＋３）Ｎ回、更にまたこれらの動作を“０”、
“１″について行うので、全体として２Ｘ　（２に＋３
）Ｎ＝　（４に＋６）Ｎ回の動作が必要になる。従って
、従来の試験方式で必要な（４Ｎ’＋２Ｎ）回の動作に
比べて、（４に＋６）Ｎ／　（４Ｎ’　　＋２Ｎ）＝　
（２に＋３）／　（２Ｎ−１）の動作回数となり、Ｋ＝
１０　（Ｎ＝２ｋ　＝１０２４＝ＩＫ）の場合で２３／
２０４９、Ｋ＝２０　（Ｎ−２ｋ　＝１０４８５７６＝
１Ｍ）の場合で４３／２０９７１５３に試験時間が短縮
される。

ここで、Ｎ＝２にであるため、試験されるメモリの容量
が大きくなるほど指数関数的に時間短縮の効果が出てく
る。ちなみに、テストサイクルを０．５μＳとして大容
量メモリの試験時間を計算すると、２５６にビットメモ
リの場合には１０秒、１Ｍビットメモリの場合には４５
秒、４）Ａビットメモリの場合には１９７秒−３分１７
秒、また１６Ｍビットメモリの場合には８５６秒＝１４
分１６秒でよく、従来の方式に比べて大きな差が認めら
れる。

以上実施例では、２次元の平面状マトリックス構成のＩ
Ｃメモリに対して説明したが、これに限らず、ｎ次元（
ｎ＝１．２．３、・・・・・・、）の全てのマトリック
ス構成のメモリに使用することができる。

〔発明の効果〕

このように、本発明のメモリ試験装置は、特定のテスト
セルに対して、そのアドレスの１ビットを反転したアド
レスのディスターブセルを定め、このディスターブセル
からの読出動作のテストセルに与える影響を調べ、これ
を被試メモリの全セルに対して実施して被試メモリの良
否を判定することにより、きわめて短時間で機能試験を
行うことができ、かつ従来の試験装置に劣らない緻密な
性能試験を行うことができる効果がある。従って、大容
量のメモリチップに対しても量産時の検査時間を節約で
き、非常に大きな効果がある。

【図面の簡単な説明】

第１図は、本発明によるメモリ試験装置の一実施例を示
すブロック図、第２図は、第１図の実施例におけるメモ
リセルの選択の仕方について説明する説明図である。１２ｏ１・・・・・・、１２．・・・・・・アドレス端
子、１４ｏ１・・・・・・、１４．・・・・・・ＥＸＯ
Ｒ回路、１６・・・・・・被試マトリックスメモリ装置
、１７ｏ　、・・・・・・、１７．・・・・・・ワード
方向アドレス端子、１８ｏ１・・・・・・、１８４・・・・・・ビット方向
アドレス端子、２０ｏ１・・・・・・、２０．・・・・・・メモリテス
タ端子、２１ｏ、・・・・・・、２１．・・・・・・ア
ドレスビット反転指示レジスタ、３１・・・・・・アドレス反転信号端子。

Claims

【特許請求の範囲】被試メモリの特定のセルをテストセルとして順次、その
含まれるセルの全てに対して、１つずつ選択するアドレ
ス信号を発生するアドレス信号発生手段と、前記テストセルを選択する個々のアドレス信号のビット
配列のうちいずれか１ビットを反転させてこの反転アド
レス信号により定められる被試メモリのセルをディスタ
ーブセルとし、このアドレスの反転を、前記アドレス信
号発生手段により発生されたアドレス信号で選択される
テストセル毎に、含まれるメモリセルの全てに対して行
う反転アドレス発生手段と、前記ディスターブセルに対して読出動作を行い、更に前
記テストセルの記憶情報を読み出し、ディスターブセル
に対する読出動作がテストセルの記憶状態に影響したか
否かをチェックし、その結果によりテストセルの良否、
従ってメモリの良否を判断する読出・書込手段とを具備することを特徴とするメモリ試験装置。