JPS60253099A - メモリ機能の試験方式 - Google Patents
メモリ機能の試験方式Info
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- JPS60253099A JPS60253099A JP59109935A JP10993584A JPS60253099A JP S60253099 A JPS60253099 A JP S60253099A JP 59109935 A JP59109935 A JP 59109935A JP 10993584 A JP10993584 A JP 10993584A JP S60253099 A JPS60253099 A JP S60253099A
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- Japan
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はマトリックス構成のメモリ機能に対する一般性
を有する試験方式の改良に関する。
を有する試験方式の改良に関する。
（ｂ） 技術の背景
従来よりマトリックス構成のメモリ機能例えば半導体メ
モリに対して穐々の試験方式が提案Δれており、試験パ
ターンを被試験４．、Ｉ： （ＯＵ Ｔ ）書込んだ後
読出し動作を実行して＋ｇｌ−アドレス：ｒおける読出
しパターンと試験パターンをビ合しそＪ）一致を得て良
品、不一致をもって不良品とする試験が行われている。
モリに対して穐々の試験方式が提案Δれており、試験パ
ターンを被試験４．、Ｉ： （ＯＵ Ｔ ）書込んだ後
読出し動作を実行して＋ｇｌ−アドレス：ｒおける読出
しパターンと試験パターンをビ合しそＪ）一致を得て良
品、不一致をもって不良品とする試験が行われている。
最近、例えばバイポーラ形、″）集積回路（ＩＣ）メモ
リ等ではヤイクルタイムが数ＴＩ８の高速メモリが出現
しており、このようなメモリ素子の高速では書込みと読
出し間の干渉Ｖζよってメモリの内容が破壊されたり、
次のアドレスにおけるアクセスタイムに影響を与えＺ、
ことがある。また他の例えばダイナミックランダムアク
セスメモリ（ＤＲＡＭ）のようにリフレツシユを伴いサ
イクルタイムが２００ｎｓ程度のメモリにも同様の故障
が発生する場合が存在する。
リ等ではヤイクルタイムが数ＴＩ８の高速メモリが出現
しており、このようなメモリ素子の高速では書込みと読
出し間の干渉Ｖζよってメモリの内容が破壊されたり、
次のアドレスにおけるアクセスタイムに影響を与えＺ、
ことがある。また他の例えばダイナミックランダムアク
セスメモリ（ＤＲＡＭ）のようにリフレツシユを伴いサ
イクルタイムが２００ｎｓ程度のメモリにも同様の故障
が発生する場合が存在する。
即ちマトリックス構成のメモリではＸ列駆動側と７列駆
動側にデコーダを有しているがこれ等のデコーダの動作
時間に僅かな差が存在するとき、あるいは各構成素子と
なる部品におけるバラツキのためその仕様値の限界近接
値となる場合、マトリックス構成の低位アドレスから高
位アドレスにジャンプして動作するとき、外部信号によ
ってアドレスを切替えても、実際にアドレスが選択され
るまでに、６る程度の遅延時間が生じる。
動側にデコーダを有しているがこれ等のデコーダの動作
時間に僅かな差が存在するとき、あるいは各構成素子と
なる部品におけるバラツキのためその仕様値の限界近接
値となる場合、マトリックス構成の低位アドレスから高
位アドレスにジャンプして動作するとき、外部信号によ
ってアドレスを切替えても、実際にアドレスが選択され
るまでに、６る程度の遅延時間が生じる。
そのため選択アドレスにおける書込みパルス幅が逸脱す
ることなく対応がとれて存在しているときはよいが、ア
ドレス選択の遅延によって隣接タイミングのアドレスに
跨がるように書込みパルスが存在すると＠接タイミング
のアドレスにおける内容が破壊される。勿論書込みのパ
ルス幅との相関によって相互干渉を生じる。
ることなく対応がとれて存在しているときはよいが、ア
ドレス選択の遅延によって隣接タイミングのアドレスに
跨がるように書込みパルスが存在すると＠接タイミング
のアドレスにおける内容が破壊される。勿論書込みのパ
ルス幅との相関によって相互干渉を生じる。
以上のメモリの機能を試験する場合すべてのアドレスに
おけるアクセスタイム、曹込みパルス幅および書込み動
作による他のアドレスに対する干渉を調査する試験方式
が提供さｈている。
おけるアクセスタイム、曹込みパルス幅および書込み動
作による他のアドレスに対する干渉を調査する試験方式
が提供さｈている。
この際より大容量化へと進展しつ’ｉ４るメモリ機能の
試験コストの製品コストに占める比率の増大は極力避け
なければならない。
試験コストの製品コストに占める比率の増大は極力避け
なければならない。
（ｃ） 従来技術と問題点
第１図、第２図および第３図に従来におけるメモリ機能
の試験方式による／−ケンス・チャート例図を示す。
の試験方式による／−ケンス・チャート例図を示す。
従来における第１〜３図例は特公昭５６−４７６４０記
憶装置試験方法のバター／〔以下このパターンをギヤロ
ッグ・ライト・リード方式（ＧＡＬＷＲ８）と称す〕に
よるものである。
憶装置試験方法のバター／〔以下このパターンをギヤロ
ッグ・ライト・リード方式（ＧＡＬＷＲ８）と称す〕に
よるものである。
このＧＡ ＬＷＲ８は第１図に示すアドレス数（Ｎ）の
２乗形式と第２図に示すＮ３Ａ形式等がある。Ｎ２ＧＡ
ＬＷＡＳは第１図に示すように先ず全アドレスＫ”Ｏ”
（または”１′”）を書込む。次いで基準アドレス（Ａ
ＤＴ）を０アドレスから最大アドレス、第１図例では４
ビツトによる００００〜１１１１の全１６アドレスにつ
いてジャノブ先アドレス（ＡＤＪ）との間に第３図（ａ
）、（ト））Ｋ示すような動作試験を行う０図の各記号
でＷｏは″ｏ″書込み、Ｒｏは″Ｏｎ読出し、Ｗ、は“
１”書込みならびＫＲ＋にじ１″読出しを示す。
２乗形式と第２図に示すＮ３Ａ形式等がある。Ｎ２ＧＡ
ＬＷＡＳは第１図に示すように先ず全アドレスＫ”Ｏ”
（または”１′”）を書込む。次いで基準アドレス（Ａ
ＤＴ）を０アドレスから最大アドレス、第１図例では４
ビツトによる００００〜１１１１の全１６アドレスにつ
いてジャノブ先アドレス（ＡＤＪ）との間に第３図（ａ
）、（ト））Ｋ示すような動作試験を行う０図の各記号
でＷｏは″ｏ″書込み、Ｒｏは″Ｏｎ読出し、Ｗ、は“
１”書込みならびＫＲ＋にじ１″読出しを示す。
ＡＤＪはＡＤＴ＋１から順次増大し最大アドレスになっ
たとき０アドレスに戻り、ＡＤＴ−１まで続けられる。
たとき０アドレスに戻り、ＡＤＴ−１まで続けられる。
ＡＤＴとＡＤＪとの間の動作は第３図（ａ） 、 （ｂ
）Ｋ示すように同一のＡＤＪＫ対して８ステツプの単位
動作を含み、Ｒｏｒ Ｒ＋サイクルノ順で実行するとき
Ｒ０サイクルでは先ず全アドレスにＷＯを実行した後第
３図（ａ）のようＫＡＤＴでＲ６１ＡＤＪでＷ、、ＡＤ
ＴでＲｏ、ＡＤＪでＲ，、ＡＤＴでＲｏ。
）Ｋ示すように同一のＡＤＪＫ対して８ステツプの単位
動作を含み、Ｒｏｒ Ｒ＋サイクルノ順で実行するとき
Ｒ０サイクルでは先ず全アドレスにＷＯを実行した後第
３図（ａ）のようＫＡＤＴでＲ６１ＡＤＪでＷ、、ＡＤ
ＴでＲｏ、ＡＤＪでＲ，、ＡＤＴでＲｏ。
ＡＤＪでＷｏ、ＡＤＴでＲｅ ＋ Ａ Ｄ ＪでＲ８を
行う。
行う。
次のＲ，サイクルでは全アドレスＩｃ Ｗｌを実行した
後第３図（ｂ）のようにθ″と１”を入換えた動作を行
う。該ＡＤＴ例えば００００について全ＡＤＪに対して
動作を終了したら次のＡＤＴＯＯ旧に移動して綬返し、
ＡＤＴを全アドレスに実行するものであり、鋒ステップ
数は全アドレスＷ。着たけＷｌ書込み（Ｎ）十全ＡＤＴ
（Ｎ）Ｘ全ＡＤＪ−１（Ｎ−１）Ｘ８×２の１６Ｎ２と
なる。
後第３図（ｂ）のようにθ″と１”を入換えた動作を行
う。該ＡＤＴ例えば００００について全ＡＤＪに対して
動作を終了したら次のＡＤＴＯＯ旧に移動して綬返し、
ＡＤＴを全アドレスに実行するものであり、鋒ステップ
数は全アドレスＷ。着たけＷｌ書込み（Ｎ）十全ＡＤＴ
（Ｎ）Ｘ全ＡＤＪ−１（Ｎ−１）Ｘ８×２の１６Ｎ２と
なる。
上記各ステップによって次に示すような調査が出来る。
即ち■ＡＤＪＫ対して書込みが正常に行えるか否かの調
査が可能であり、これは第３図（ａ） 、 （ｂ）のシ
ーケンス２のＷｌ またはＷｏが正常でないときはシー
ケンス４のＲ，ｔたけＲｏで検出され、シーケンス６の
Ｗ。またけＷｌが正常で乞いときはシーケンス８のＲｏ
’ｔたはＲ３で検出される。
査が可能であり、これは第３図（ａ） 、 （ｂ）のシ
ーケンス２のＷｌ またはＷｏが正常でないときはシー
ケンス４のＲ，ｔたけＲｏで検出され、シーケンス６の
Ｗ。またけＷｌが正常で乞いときはシーケンス８のＲｏ
’ｔたはＲ３で検出される。
■ＡＤＴからＡＤＪへのアドレス変化による書込みの干
渉を調査することが出来る。これは／−ケンス１から２
で干渉を与えてＡＤＴの内容が破壊されたときけシーケ
ンス３のＲｅ ’！、たはＲ，で検出されシーケンス５
から６で干渉を与えてＡＤＴの内容が破壊されたときけ
、ステップ７のＲｏ またはＲ１で検出さり、る。
渉を調査することが出来る。これは／−ケンス１から２
で干渉を与えてＡＤＴの内容が破壊されたときけシーケ
ンス３のＲｅ ’！、たはＲ，で検出されシーケンス５
から６で干渉を与えてＡＤＴの内容が破壊されたときけ
、ステップ７のＲｏ またはＲ１で検出さり、る。
■ＡＤＪからＡ Ｄ Ｔへのアドレス変化による書−
込みの干渉を調査することが出来る。これは／−ケンス
２から３で干渉を与えてＡＤＴの内容が破壊されたとき
は、シーケンス３のＲｏまたはＲ１で検出され、シーケ
ンス６から７で干渉を与えて、ＡＤＴの内容が破壊され
たときはステップ７のＲ。
２から３で干渉を与えてＡＤＴの内容が破壊されたとき
は、シーケンス３のＲｏまたはＲ１で検出され、シーケ
ンス６から７で干渉を与えて、ＡＤＴの内容が破壊され
たときはステップ７のＲ。
ま７’ｃはＲ１で検出される。
■ＡＤＪとＡＤＴ間のアクセスタイムおよヒ読出しによ
る干渉が調査でき、これはシーケンス３゜４．５の各Ｒ
ｏ４たはＲ１で検出される。
る干渉が調査でき、これはシーケンス３゜４．５の各Ｒ
ｏ４たはＲ１で検出される。
■−１ｔｓ込み、読出しの際のアクセスタイムも勿論測
定出来る。
定出来る。
■どの程度のパルス幅を加えれば書込みが可能であるか
をも調査出来る。
をも調査出来る。
以上のようにＧ Ａ ＬＷＲＳのＮ２形式ではＡＤＴと
ＡＤＪの全組合−ｌｔにつｂて行い、メモリのすべての
動作モードをすべてのアドレス変化において調査するの
で試験時間が大きくなる欠点はあるが有効な試験方式で
あった。
ＡＤＪの全組合−ｌｔにつｂて行い、メモリのすべての
動作モードをすべてのアドレス変化において調査するの
で試験時間が大きくなる欠点はあるが有効な試験方式で
あった。
近外メ七りは半導体技術的に集積化技術の発達に伴い大
容量化を辿り２５６キロビノ）（ｋｂ）が実現され更に
よ９大容量化が企画されっ＼ある。このためメモリの大
容量化に伴いＧ Ａ ＬＷＲＳの手法を踏襲しつ＼試験
時間のか＼るＮ’Ｗ；式に代りＡＤＴに対しＡＤＪの数
を削減する手段が提供され実用化されている。
容量化を辿り２５６キロビノ）（ｋｂ）が実現され更に
よ９大容量化が企画されっ＼ある。このためメモリの大
容量化に伴いＧ Ａ ＬＷＲＳの手法を踏襲しつ＼試験
時間のか＼るＮ’Ｗ；式に代りＡＤＴに対しＡＤＪの数
を削減する手段が提供され実用化されている。
ｍ２図の／−ケンスチャートにょるＮ 形式で１ｊＡＤ
Ｊの選択をＡＤＪの全アドレスＮの内い乗に相当する、
こ＼でけ１６アドレスを構成する４ビツトの内半分の２
ビツトを最下位ビットと最上位ビットに選択してＡＤＪ
とした例である。こ２ のＮ 形式例では総ステノグ数は全アドレスＷｏ／Ｗ、
（Ｎ）十全Ａ Ｄ Ｔ （Ｎ） Ｘ全ＡＤＴの３／２
乗−Ｉ ＣＮ ３／２−Ｉ）ｘ８ｘ２の１６Ｎｖ２とな
る。こ−でメ七りのナノ サイクルタイムを２００ｆｉ秒（ｎｓ）、Ｎ＝６４ｋｂ
（正確には２＝６５，５３６）として代入するとＮ２形
式では２００ｘ１０−’ｘ１６ｘ２”ｙ２＝１３７４４
８Ｎ３／２形式でけ２００Ｘ１０−’Ｘ１６Ｘ２””／
’−：＝５３，７ｓとなりＮ 形式でも製品コストに占
める試験コストの比率が大きい問題点があった。
Ｊの選択をＡＤＪの全アドレスＮの内い乗に相当する、
こ＼でけ１６アドレスを構成する４ビツトの内半分の２
ビツトを最下位ビットと最上位ビットに選択してＡＤＪ
とした例である。こ２ のＮ 形式例では総ステノグ数は全アドレスＷｏ／Ｗ、
（Ｎ）十全Ａ Ｄ Ｔ （Ｎ） Ｘ全ＡＤＴの３／２
乗−Ｉ ＣＮ ３／２−Ｉ）ｘ８ｘ２の１６Ｎｖ２とな
る。こ−でメ七りのナノ サイクルタイムを２００ｆｉ秒（ｎｓ）、Ｎ＝６４ｋｂ
（正確には２＝６５，５３６）として代入するとＮ２形
式では２００ｘ１０−’ｘ１６ｘ２”ｙ２＝１３７４４
８Ｎ３／２形式でけ２００Ｘ１０−’Ｘ１６Ｘ２””／
’−：＝５３，７ｓとなりＮ 形式でも製品コストに占
める試験コストの比率が大きい問題点があった。
（ｄ） 発明の目的
本発明の目的は上記の問題点を除去するためＧＡ−ＬＷ
ＲＳパターンを適用するについて基準アドレス（ＡＤＴ
）に対しジャンプ先アドレス（ＡＤＪ）を更に削減し、
ＧＡＬＷＲＳパターンの有意性を失うことなくより試験
時間を短縮して試験コストを低下癒しぬる効果的なパタ
ーンによるメモリ機能の試験方式を従供しようとするも
のである。
ＲＳパターンを適用するについて基準アドレス（ＡＤＴ
）に対しジャンプ先アドレス（ＡＤＪ）を更に削減し、
ＧＡＬＷＲＳパターンの有意性を失うことなくより試験
時間を短縮して試験コストを低下癒しぬる効果的なパタ
ーンによるメモリ機能の試験方式を従供しようとするも
のである。
（ｅ）発明の構成
この目的は、試験装置は被試験体のメモリ機能に印加す
る基準アドレス信号ならびにジャンプ先アドレス信号を
発生する両手段、該両手段の基準アドレス−またはジャ
ンプ先アドレス信号を選択して被試験体に印加する手段
、書込み／読出しのモードを制（財）する手段および試
験データと被試験体による読出しデータを比較する手段
を具備し、試験装置の制御部はその構成各手段を制御し
て被試験体の全アドレスにＯまたは１を書込み、０アド
レスから最大アドレス迄をそれぞれ基準アドレスとし、
基準アドレスに対しハミング距離を１とするジャンプ先
アドレスを選択せしめ、同一のジャンプ先アドレスに対
する１の書込み、１の読出し、０の書込み、０の読出し
と、基準−アドレスにおける０または１の読出しとを交
互に実行して書込みの試験データと読出しデータとを照
合する試験を被試験体に適用せしめる本発明によるメモ
リ機能の試験方式を提供することによって達成すること
が出来る。
る基準アドレス信号ならびにジャンプ先アドレス信号を
発生する両手段、該両手段の基準アドレス−またはジャ
ンプ先アドレス信号を選択して被試験体に印加する手段
、書込み／読出しのモードを制（財）する手段および試
験データと被試験体による読出しデータを比較する手段
を具備し、試験装置の制御部はその構成各手段を制御し
て被試験体の全アドレスにＯまたは１を書込み、０アド
レスから最大アドレス迄をそれぞれ基準アドレスとし、
基準アドレスに対しハミング距離を１とするジャンプ先
アドレスを選択せしめ、同一のジャンプ先アドレスに対
する１の書込み、１の読出し、０の書込み、０の読出し
と、基準−アドレスにおける０または１の読出しとを交
互に実行して書込みの試験データと読出しデータとを照
合する試験を被試験体に適用せしめる本発明によるメモ
リ機能の試験方式を提供することによって達成すること
が出来る。
即ち従来の試験方式におけるＧＡＬＷＲＳパターンの有
意性を維持しつ＼Ｎ３″乗形式に比較して更に試験時間
を削減しコストを低下せしめる試験方式が得られる。
意性を維持しつ＼Ｎ３″乗形式に比較して更に試験時間
を削減しコストを低下せしめる試験方式が得られる。
（ｆ） 発明の実施例
以下、図面を参照しつ＼本発明の一実施例について説明
する。
する。
第４図は本発明の一実施例におけるメモリ機能の試験方
式によるブロック図および第５図はそのシーケンスチャ
ートである。
式によるブロック図および第５図はそのシーケンスチャ
ートである。
図において１０は試験装置、１１は制御部、１２は記憶
部、１３ａは基本アドレス（ＡＤＴ）カウンタ部、１３
ｂはジャンプ先（ＡＤＪ）カウンタ部、１４け選択部、
１５はモード切換部、１６は照合部および２０は被試験
体のメモリ機能（ＤＵＴ）である。
部、１３ａは基本アドレス（ＡＤＴ）カウンタ部、１３
ｂはジャンプ先（ＡＤＪ）カウンタ部、１４け選択部、
１５はモード切換部、１６は照合部および２０は被試験
体のメモリ機能（ＤＵＴ）である。
制御部１１け記憶部１２に蓄積する制御プログラムおよ
び制御データに従って試験装置における他の構成各部を
制御して試験を実行する。
び制御データに従って試験装置における他の構成各部を
制御して試験を実行する。
本実施例においてもｆ１５図のシーケンスチャートに示
すように全アドレスに０”（ｉたは１″）を書込み次い
て基準アドレス（ＡＤＴ）を０アドレスから最大アドレ
ス、本実施例でも４ビツトによる００００〜１１１１の
全１６アドレスについて別途選択するジャンプアドレス
（ＡＤＪ）との間に第３図（ａ） 、 （ｂ） Ｋ示す
ようなＧＡＬＷＲＳバター７による動作試験を実行する
ことに変りはない。
すように全アドレスに０”（ｉたは１″）を書込み次い
て基準アドレス（ＡＤＴ）を０アドレスから最大アドレ
ス、本実施例でも４ビツトによる００００〜１１１１の
全１６アドレスについて別途選択するジャンプアドレス
（ＡＤＪ）との間に第３図（ａ） 、 （ｂ） Ｋ示す
ようなＧＡＬＷＲＳバター７による動作試験を実行する
ことに変りはない。
但しＡＤＪカウンタ部１３ｂをして実行せしめる従来の
マ形式におけるＡＤＪの選択がθ〜最大アドレス、およ
びＮ 形式によるＡＤＪの選択が全アドレスＮの内１／
２乗に対して実行され４ビツトの例では２ビツトであっ
たのに対し、本実施例ではＡＤＪの選択が０−最大アド
レスの内ハミング距へ１である点が異なる。
マ形式におけるＡＤＪの選択がθ〜最大アドレス、およ
びＮ 形式によるＡＤＪの選択が全アドレスＮの内１／
２乗に対して実行され４ビツトの例では２ビツトであっ
たのに対し、本実施例ではＡＤＪの選択が０−最大アド
レスの内ハミング距へ１である点が異なる。
次表Ｋ ２’＝ １６アドレスにおけるハミング距離Ｉ
ＫよるＡＤＪの選択例を示す。
ＫよるＡＤＪの選択例を示す。
木表はＡＤＴの４ピン）Ｋ対しハミング距離１即ち１列
の最下位ピットル■列の最上位ビットのように１ビツト
だけが異なるビット列である。
の最下位ピットル■列の最上位ビットのように１ビツト
だけが異なるビット列である。
但し第５図の７−ケンスはＡＤＪの選択を従来例と同様
ＫＡＤＴより増加方向に配列しである。
ＫＡＤＴより増加方向に配列しである。
、上述のようＫＡＤＪを選択して試験を実行すると試験
の飴ステップ数は全アドレスＷ。／Ｗｌ （Ｎ） ＋全
ＡＤＴ（Ｎ）Ｘｌｏｇ２ＮＸ１６となり、従来例のＮ−
２１６およびメモリのサイクルタイム２００ｎｓを代入
すると 試験所要時間Ｔ＝ ２００ｘ １ ｏ−’ｘ １６Ｘ２
１６Ｘ’ｌｏｇ、 ２１６＝３．３６８ に短縮される。
の飴ステップ数は全アドレスＷ。／Ｗｌ （Ｎ） ＋全
ＡＤＴ（Ｎ）Ｘｌｏｇ２ＮＸ１６となり、従来例のＮ−
２１６およびメモリのサイクルタイム２００ｎｓを代入
すると 試験所要時間Ｔ＝ ２００ｘ １ ｏ−’ｘ １６Ｘ２
１６Ｘ’ｌｏｇ、 ２１６＝３．３６８ に短縮される。
以上のようＫＡＤＪのアドレスを構成するビット列をＡ
ＤＴＫ対し最小限の変化を持たせた選択を行い、ＧＡＬ
ＷＲＳパターンを実行することによりＧＡＬＷＲ８の廟
意性を失うことなく大幅に試験時間の短縮を実現するこ
とが出来る。尚ＧＡＬＲＷＳパターンにおいて各ＡＤＴ
サイクルの第１読出しＫおりるＲｏまだはＲ５を除き第
３図（ａ） 、 （ｂ）のシーケンス１に示す各Ｒ０ま
たはＲ２をすべて省略するこパターンを基準アドレスの
０〜最大アドレスに選択し、他のジャンプ先アドレスの
選択を・・Ｓング距離１の最小限に抑止して試験を実行
することにより試験時間を短縮し、Ｇ Ａ Ｉ＆ＲＳの
有意性を失うことなく特に大容量メモリについて試験コ
ストの低減を実現する効率の良いメモリ機能の試験方式
を提供することが出来る。
ＤＴＫ対し最小限の変化を持たせた選択を行い、ＧＡＬ
ＷＲＳパターンを実行することによりＧＡＬＷＲ８の廟
意性を失うことなく大幅に試験時間の短縮を実現するこ
とが出来る。尚ＧＡＬＲＷＳパターンにおいて各ＡＤＴ
サイクルの第１読出しＫおりるＲｏまだはＲ５を除き第
３図（ａ） 、 （ｂ）のシーケンス１に示す各Ｒ０ま
たはＲ２をすべて省略するこパターンを基準アドレスの
０〜最大アドレスに選択し、他のジャンプ先アドレスの
選択を・・Ｓング距離１の最小限に抑止して試験を実行
することにより試験時間を短縮し、Ｇ Ａ Ｉ＆ＲＳの
有意性を失うことなく特に大容量メモリについて試験コ
ストの低減を実現する効率の良いメモリ機能の試験方式
を提供することが出来る。
第１図、第２図、第３図（ａ） 、 （ｂ）は従来のメ
モリ機能の試験方式におけるシーケンスチャート、第４
図は本発明の一実施例におけるメモリ機能の試験方式に
よるブＯｙり図、 第５図はその／−ケンスチャートを示す。 図において１０は試験装置、１１は制飢部、１２ａは基
準アドレス（ＡＤＴ）カウンタ部、】２ｂはジャンプ先
アドレス（ＡＤＪ）カウンタ部、１４は選択部、１５は
モード切換部、１６は照合部および２０は被試験体のメ
モリ機能（ＤＵＴ）である。 ！ ３ 図 （（１） シーケンス □ （し） シーブノ′ス□ 第 ４ 図 （１０
モリ機能の試験方式におけるシーケンスチャート、第４
図は本発明の一実施例におけるメモリ機能の試験方式に
よるブＯｙり図、 第５図はその／−ケンスチャートを示す。 図において１０は試験装置、１１は制飢部、１２ａは基
準アドレス（ＡＤＴ）カウンタ部、】２ｂはジャンプ先
アドレス（ＡＤＪ）カウンタ部、１４は選択部、１５は
モード切換部、１６は照合部および２０は被試験体のメ
モリ機能（ＤＵＴ）である。 ！ ３ 図 （（１） シーケンス □ （し） シーブノ′ス□ 第 ４ 図 （１０
Claims (1)
- マトリックス構成のメモリ機能を試験するシステムにあ
って、試験装置は被試験体のメモリ機能に印加する基準
アドレス信号ならびにジャンプ先アドレス信号を発生す
る両手段、該両手段の基準アドレスまたけジャンプ先ア
ドレス信号を選択し７て被試験体に印加する手段、書込
み／′読出し、のモードを制御する手段ｉ、−ｊ ｏ−
試験データと被試験体による読出しデータを比較する手
段を具備し、試験装置の制（財）部はその構成名手段を
制御して被試験体の全−ｒドレスに０または１を書込み
、０アドレスから最大アドレス迄をそねぞれ基やアドレ
スさし、基準アドレスに＾・」シ・・ミ／グ距離を１と
するジャンプ先アドレスを選択せ（２め、同一のジャン
プ先アトレアに対する１の書込み、１の読出し、０の書
込み、０の読出しと、基準アドレスにおける０または１
の読出しとを交互に実行して書込みの試験データと読出
しデータとを照合する試験を被試験体に適用せしめるこ
とを特徴とするメモリ機能の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109935A JPS60253099A (ja) | 1984-05-30 | 1984-05-30 | メモリ機能の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109935A JPS60253099A (ja) | 1984-05-30 | 1984-05-30 | メモリ機能の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253099A true JPS60253099A (ja) | 1985-12-13 |
Family
ID=14522835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109935A Pending JPS60253099A (ja) | 1984-05-30 | 1984-05-30 | メモリ機能の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232600A (ja) * | 1988-03-11 | 1989-09-18 | Nec Corp | メモリ試験装置 |
| JPH02179998A (ja) * | 1988-12-30 | 1990-07-12 | Nec Corp | 半導体メモリ回路の試験方法 |
-
1984
- 1984-05-30 JP JP59109935A patent/JPS60253099A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232600A (ja) * | 1988-03-11 | 1989-09-18 | Nec Corp | メモリ試験装置 |
| JPH02179998A (ja) * | 1988-12-30 | 1990-07-12 | Nec Corp | 半導体メモリ回路の試験方法 |
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