JPH0821607B2 - ダイナミック記憶装置およびそのバーンイン方法 - Google Patents

ダイナミック記憶装置およびそのバーンイン方法

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JPH0821607B2
JPH0821607B2 JP2119949A JP11994990A JPH0821607B2 JP H0821607 B2 JPH0821607 B2 JP H0821607B2 JP 2119949 A JP2119949 A JP 2119949A JP 11994990 A JP11994990 A JP 11994990A JP H0821607 B2 JPH0821607 B2 JP H0821607B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック記憶装置およびそのバーンイ
ン方法に係り、特にバーンインする際の効率を向上する
ための手段を有するダイナミック型ランダムアクセスメ
モリ（DRAM）およびそのバーンイン方法に関する。
（従来の技術） 半導体集積回路のバーンインには、２つの目的があ
る。その１つは、ウェーハプロセス上の潜在不良（欠陥
のある酸化膜など）を過酷な条件の下で試験（ストレス
の加速）することにより露呈させてスクリーニングする
ことである。もう１つは、組み立て工程での不良（封止
樹脂のクラックなど）をスクリーニングすることであ
る。
このようなバーンインに必要とするがバーンイン装置
のための設備投資と設置場所の確保は集積回路の製造の
上で非常に大きな割合を占めている。
従来、半導体集積回路に対するバーンインは、個々の
集積回路として組み立てられたパッケージング状態で行
っている。このため、バーンイン装置の設備投資とその
設置場所の確保のための費用が高く、半導体集積回路の
製造コストを押し上げる大きな要因になっており、しか
も、冗長回路を備えた半導体集積回路（メモリなど）で
あっても、バーンイン時の不良については救済すること
ができず、チップの歩留りの向上が難しいという問題も
あった。
即ち、従来のバーンイン方法は、バーンインで発生
した不良は救済できない上、アセンブリまで進んで製造
費のかさんだものを不良品として処理しなければなら
ず、同じ１チップでもダイソート時に不良として処理さ
れるものと比べて著しく損失が大きいという問題があ
る。
さらに、内部で昇圧あるいは降圧された電位を少なく
とも１種類は含む複数の電位が回路ブロックによって使
い分けられている半導体装置、例えばワード線電圧が昇
圧されているDRAMの従来のバーンイン方法は、ワード
線（メモリセルのトランスファゲート）には通常の回路
より厳しい電界が加わるが、ワード線には例えば1024サ
イクルに１回というような割合でしか選択されないの
で、最大電界が印加されている実質時間は短かく、バー
ンインに長時間を必要とするという問題、昇圧されて
いるワード線電圧が加わるトランスファゲートの破壊で
バーンインの電圧の上限が決められており、昇圧されて
いない通常の回路に対してはストレス条件が甘くなって
おり、通常の回路の不良の収束に時間がかかるという問
題がある。
また、従来のDRAMのバーンインに際しては、外部から
アドレス信号を入力しているので、バーンインのため
に多数の入出力端子を必要とし、バーンイン装置側にア
ドレス信号発生器が必要になるという問題がある。
前記の問題を解決するために、本願発明者は、ウェ
ーハ状態でバーンインを行ってウェーハプロセス上の潜
在不良をスクリーニングすることが可能になり、集積回
路の組み立て後の電気的なストレスをかけたバーンイン
を不要にする、あるいは、その時間を大幅に短縮するこ
とが可能となる半導体装置およびそのバーンイン方法を
提案した（本願出願人の出願に係る特願平1-169659
号）。
また、前記の問題を解決するために、本願発明者
は、バーンイン時には、全てのワード線あるいは通常動
作時に選択される本数以上のワード線に一斉に電圧スト
レスを印加し得るようにし、トランスファゲートに対す
るストレス印加の効率を向上させ、トランスファゲート
の不良を早く収束させ、バーンインの効率を著しく向上
し得る半導体メモリ装置を提案した（本願出願人の出願
に係る特願平1-169631号）。これにより、DRAMの場合、
トランスファゲートのバーンインについては不良が十分
に収束するレベルになり、1MのDRAMや4MのDRAMにおける
不良の大半を占めるビット不良を高速に収束することが
可能になる。
また、前記の問題を解決するために、本願発明者
は、内部で昇圧あるいは降圧された電位を少なくとも１
種類は含む複数の電位が回路ブロックによって使い分け
られている半導体装置において、上記複数の電位を選択
的かつ可逆的に変化させる手段を具備することにより、
バーンイン電圧の上限がある回路ブロックの破壊で決ま
ることを防止し、上記回路ブロック以外の回路ブロック
を従来より高い電圧でバーンインすることが可能にな
り、この回路ブロックの不良の収束時間を短縮し、バー
ンイン時間を大幅に短縮することが可能になり、しか
も、ウェーハ状態でプローブカードとプローバを用いて
ダイソート前にバーンインすることが可能になる半導体
装置およびそのバーンイン方法を提案した。
しかし、前記の問題は未だ解決されていない。この
問題は、特に、ウェーハ状態でプローブカードとプロー
バを用いてバーンインすることを考えると、重要であ
る。即ち、１チップづつバーンインしたのでは時間が無
駄になるので、複数チップあるいはウェーハ上の全チッ
プを纏めてバーンインすることが考えられるが、従来の
DRAMのバーンイン方法（前記したように外部からアドレ
ス信号を入力する方法）をそのまま適用すると、多数の
プローブ端子を必要とし、実現が非常に困難になる。ウ
ェーハ状態でのバーンインに際しては、１チップ当りの
プローブ端子数が少ないほど、プローブカードも作り易
く、プローバを用いたバーンインもやり易くなるので、
１チップ当りに必要なプローブ端子数を極力少なくする
ことが望ましい。
ここで、従来のDRAMについて簡単に説明しておく。近
年のDRAMは、リフレッシュを容易に行えるようにするた
めに、アドレスカウンタを内蔵し、キャス・ビフォア・
ラス（▲▼before▲▼；以下、CBRと記
す。）モードや、ラス・オンリー・リフレッシュ（▲
▼Only Refresh;以下、RORと記す。）モードが標準
的に装備されている。第５図は、従来のDRAMの一例を概
略的に示しており、41はクロック発生回路、42はロウ系
回路（ワード線駆動回路など）、43はロウアドレスバッ
ファ、44はアドレスカウンタ、45はCBRモードで活性化
される回路部分、46はカラム系回路（センスアンプから
のデータを読み出す回路など）、47はカラムアドレスバ
ッファ、48は入出力回路、49はRORモードで活性化され
る回路部分である。上記CBRモードは、ロウ・アドレス
・ストローブ（Row Address Stobe;▲▼）信号が
活性化した時にカラム・アドレス・ストローブ（column
Address Stobe;▲▼）信号が活性化状態になっ
ていると、ロウ系回路42、アドレスカウンタ44を含む回
路部分45が動作し、アドレスカウンタ44からリフレッシ
ュアドレスが供給されてリフレッシュが行われるモード
であり、チップ外からリフレッシュアドレスを入力する
必要がない。また、上記RORモードは、▲▼信号
が活性化すると、ロウ系回路42だけでなくカラム系回路
（出力回路は除く。）46を含む回路部分49も動作する
が、アドレスカウンタ44は動作せず、外部からリフレッ
シュアドレスを供給することによりリフレッシュが行わ
れるモードである。
（発明が解決しようとする課題） 上記したように従来のDRAMのバーンイン方法は、バー
ンインのために必要とする入出力端子数が多く、ウェー
ハ状態でプローブカードとプローバを用いて複数チップ
あるいは全チップを纏めてバーンインしようとする際、
多数のプローブ端子を必要とし、実現が非常に困難にな
るという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、CBRモードあるいはRORモードに必要な信号
を外部から与えるだけでストレスをかけることが可能に
なり、バーンインのために必要とする入出力端子数が極
めて少なくて済み、ウェーハ状態のままでバーンインす
る場合には、ウェーハ上の１チップ当りに必要なプロー
ブ数が極めて少なくて済むダイナミック記憶装置のバー
ンイン方法を提供することにある。
また、本発明の他の目的は、外部からリフレッシュア
ドレス以外の何んらかの信号を与えるだけでダイナミッ
ク記憶装置上の回路に極力もれなくストレスをかけるこ
とが可能になり、バーンインのために必要とする入出力
端子数がなるべく少なくて済み、ウェーハ状態のままで
バーンインする場合には、ウェーハ上の１チップ当りに
必要なプローブ数がなるべく少なくて済むダイナミック
記憶装置のバーンイン方法を提供することにある。
また、本発明の他の目的は、外部からリフレッシュア
ドレス以外の何んらかの信号が与えられるだけでダイナ
ミック記憶装置上の回路に極力もれなくストレスをかけ
ることが可能になり、バーンインのために必要とする入
出力端子数がなるべく少なくて済み、ウェーハ状態のま
までバーンインする場合には、ウェーハ上の１チップ当
りに必要なプローブ数がなるべく少なくて済むダイナミ
ック記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明のダイナミック記憶装置のバーンイン方法は、
CBRモードあるいはRORモードを装備したダイナミック記
憶装置に対するバーンインに際して、CBRモードあるい
はRORモードを指定することによりバーンインすること
を特徴とする。
また、本発明のダイナミック記憶装置のバーンイン方
法は、外部からリフレッシュアドレス以外の何んらかの
信号が与えられることにより、内蔵されているアドレス
カウンタからリフレッシュアドレスを供給し、かつ、ロ
ウ系回路およびカラム系回路がそれぞれ動作するバーン
イン時リフレッシュモードを有するダイナミック記憶装
置に対してバーンインすることを特徴とする。
また、本発明のダイナミック記憶装置は、外部からリ
フレッシュアドレス以外の何んらかの信号が与えられる
ことにより、内蔵されているアドレスカウンタからリフ
レッシュアドレスを供給し、かつ、ロウ系回路およびカ
ラム系回路がそれぞれ動作するバーンイン時リフレッシ
ュモードを有することを特徴とする。
この場合、ロウ系回路およびカラム系回路にアドレス
カウンタから同じリフレッシュアドレスを供給するよう
にしてもよく、別々のリフレッシュアドレスを供給する
ようにしてもよい。
（作用） 本発明のダイナミック記憶装置のバーンイン方法は、
CBRモードあるいはRORモードに必要な信号を外部から与
えるだけでストレスをかけることが可能になり、バーン
インのために必要とする入出力端子数が極めて少なくて
済み、ウェーハ状態のままでバーンインする場合には、
ウェーハ上の１チップ当りに必要なプローブ数が極めて
少なくて済む。
また、本発明のダイナミック記憶装置のバーンイン方
法は、外部からリフレッシュアドレス以外の何んらかの
信号を与えるだけでロウ系回路およびカラム系回路をそ
れぞれ動作させ、ダイナミック記憶装置上の回路に極力
もれなくストレスをかけることが可能になり、バーンイ
ンのために必要とする入出力端子数がなるべく少なくて
済み、ウェーハ状態のままでバーンインする場合には、
ウェーハ上の１チップ当りに必要なプローブ数がなるべ
く少なくて済む。
また、本発明のダイナミック記憶装置は、外部からリ
フレッシュアドレス以外の何んらかの信号が与えられる
だけでロウ系回路およびカラム系回路がそれぞれ動作す
るバーンイン時リフレッシュモードを有しており、バー
ンインに際して外部からリフレッシュアドレスを入力す
る必要がなく、バーンインのために必要とする入出力端
子数（あるいは信号数）がなるべく少なくて済み、ウェ
ーハ状態のままでバーンインする場合には、ウェーハ上
の１チップ当りに必要なプローブ数がなるべく少なくて
済む。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
本発明のDRAMのバーンイン方法の第１実施例は、第５
図に示したような従来のDRAMに標準的に装備されている
CBRモードを用い、外部から▲▼信号、▲
▼信号を印加し、クロック発生回路41、ロウ系回路（ワ
ード線駆動回路など）42、ロウアドレスバッファ43、ア
ドレスカウンタ44を含む回路部分45を活性化させる。こ
れにより、アドレスカウンタ44からリフレッシュアドレ
スが供給されるようになり、活性化された回路部分45に
ダイナミックストレスを印加することが可能になる。こ
のようなバーンインは、特にメモリセルとかセンスアン
プなどのロウ系回路42を重点的にバーンインすれば実用
上十分である場合に有効である。
このCBRモードに必要な外部端子は、電源電位（Vcc）
端子、接地電位（Vss）端子、▲▼端子、▲
▼端子の４個、あるいは、さらに、書込みイネーブル
（Write Enable;▲▼）端子を用いる場合には５個
である。例えば、4M×１ビットのDRAMでは、18個のアド
レス端子が必要であり、従来のように外部からアドレス
信号を供給する場合に比べると、CBRモードで必要な端
子数は約1/4で済む。
本発明のDRAMのバーンイン方法の第２実施例は、第５
図に示したような従来のDRAMに標準的に装備されている
RORモードを用い、外部から▲▼信号を印加し、
ロウ系回路42だけでなくカラム系回路（出力回路は除
く。）46を含む回路部分49を動作させることによりバー
ンインを行う。この場合、アドレスカウンタ44は動作せ
ず、外部からロウアドレスを供給しなければならない
が、ロウ系回路42およびカラム系回路46にストレスを印
加することが可能になる。このようなバーンインは、特
にカラム系回路46を重点的にバーンインすれば実用上十
分である場合（例えばワード線に対するストレステスト
が済んでおり、センスアンプやそれからのデータを転送
する転送系回路のストレステストを行いたい場合）に有
効である。
上記したような第１実施例、第２実施例のバーンイン
方法は、CBRモードあるいはRORモードの指定に必要な信
号を外部から与えるだけでストレスをかけることが可能
になる。第１実施例のCBRモードの場合、バーンインに
際して外部からアドレス信号を供給するためのアドレス
信号発生器が不要になり、バーンインのために必要とす
る入出力端子数が極めて少なくて済む。従って、パッケ
ージに組み立てられた状態のDRAMのみならず、ウェーハ
状態のDRAMに対するバーンイン時リフレッシュモードを
実現することが可能になり、ウェーハ状態のままでバー
ンインする場合には、ウェーハ上の１チップ当りに必要
なプローブ数が極めて少なくて済むという利点がある。
また、第２実施例のバーンイン方法におけるRORモード
の指定に必要な外部端子は、従来のバーンイン方法と比
べて、▲▼端子、Din端子、Dout端子、場合によ
ってWE端子が不要になる。
しかし、第１実施例のバーンイン方法は、いくつかの
不都合な点がある。即ち、 CBRモードの指定によりロウ系回路42は動作するが、
カラム系回路46は動作しない。従って、ダイナミックス
トレスが印加されているカラム系回路46にスタティック
ストレスしかかからない。
メモリセルにどのような初期値が設定されるかが不定
である。場合によっては、センスアンプが常に一定の論
理レベルの出力の方向にしか傾かないような初期値設定
が行われてしまい、センスアンプ系に均等にストレスが
かからないおそれもある。
第１図は、上記したような不都合な点を解決し得る本
発明のDRAMの第１実施例を示しており、第５図に示した
従来のDRAMと比べて、外部からリフレッシュアドレス以
外の何んらかの信号（本例ではバーンイン信号B/I）が
与えられる専用端子からの制御によって、クロック発生
回路41、ロウ系回路（ワード線駆動回路など）42、ロウ
アドレスバッファ43、アドレスカウンタ44、カラム系回
路46、カラムアドレスバッファ47を含む回路部分10（入
出力回路48は含まれない。）が活性化されるように構成
されている点が異なり、その他は同じである。即ち、通
常動作は従来通り行われるが、バーンイン時にバーンイ
ン信号B/Iが与えられることによってアドレスカウンタ4
4からリフレッシュアドレスが発生すると共にロウ系回
路42およびカラム系回路46を含む回路部分10が動作する
バーンイン時リフレッシュモードが実現されている。
このバーンイン時リフレッシュモードを実現する方法
は、大きく分けて２通りある。その１つは、CBRモード
を指定することによって、前記回路部分10を動作させる
ようなリフレッシュモードである。もう１つは、RORモ
ードを指定することによって、前記回路部分10を動作さ
せるようなリフレッシュモードである。なお、通常動作
でのRORモードは、カラム系回路46は入出力回路48の出
力回路は除いて動作するのが一般的であり、ここでは、
通常動作でのRORモードと同様に、バーンイン時リフレ
ッシュモードに際して入出力回路48の出力回路を動作さ
せないようにしている。
上記した２つのモードに大差はないが、強いて言え
ば、RORモードを指定する場合には、CAS入力を高抵抗で
“H"レベルに吊るような工夫をしておけばCAS端子が不
要である分だけ外部端子数が１つ少なくて済む。
また、バーンイン時リフレッシュモードに際して、カ
ラム系回路46にも均等にストレスをかけるためには、ア
ドレスカウンタ44の出力をカラムアドレスバッファ47に
も入力するようにしてやればよい。カラムアドレスはロ
ウアドレスと同一にしてもよいし、ロウアドレスカウン
タとカラムアドレスカウンタとを別々に設け、例えばロ
ウアドレスが一巡するとカラムアドレスが１つ繰り上が
るようにしてもよい。
ここで、ロウアドレスカウンタとカラムアドレスカウ
ンタとを別々に設け、例えばロウアドレスが一巡すると
カラムアドレスが１つ繰り上がるようにする場合の一例
について、第２図を参照して説明する。
第２図に示すアドレスカウンタは、例えば前段の相補
的な出力Ｑ、が後段の入力として供給されるように直
列接続されたセット・リセット型フリップフロップを18
段用いた分周回路211〜2118からなり、１段目の分周回
路211にはバーンイン時リフレッシュモードが指定され
ることによりクロック発生回路41で発生する相補的なク
ロック信号CK、▲▼が入力する。各段の分周回路21
1〜2118は、入力信号を順次1/2分周する。ここで、１段
目〜９段目の分周回路211〜219はロウアドレスカウンタ
部を構成しており、その９ビットの出力信号（ロウアド
レス）は図示しないマルチプレクサを経て前記ロウアド
レスバッファ43に供給される。また、10段目〜18段目の
分周回路2110〜2118はカラムアドレスカウンタ部を構成
しており、その９ビットの出力信号（カラムアドレス）
は図示しないマルチプレクサを経て前記カラムアドレス
バッファ47に供給される。なお、上記カラムアドレスカ
ウンタ部の出力はバーンイン時にのみ使用される。
なお、上記第１実施例のDRAMでは、バーンイン時リフ
レッシュモードの時に入出力回路48の出力回路を動作さ
せないようにしたが、この時に入出力回路48の出力回路
を動作させるようにしてもよい。この場合、データ出力
端子を電位的に浮游状態にしておけば、出力のための電
流増加は大したことはない。こうすれば、入出力回路48
の出力回路にもダイナミックストレスを印加することが
可能になる。
また、上記したようにデータ入力回路を使わずに、リ
フレッシュあるいは読み出し動作を繰り返すことで期待
通りのストレス印加が達成されるか否かという点につい
ては、電源投入後に一定時間待ってメモリセルの内容が
全て“0"（または“1"）に揃うようにすれば、相補的な
ビット線対（BL、▲▼）は選択されたメモリセル側
のビット線がいつも“L"レベルになるようにセンスアン
プの動作が傾くので、一方のビット線が“L"レベルにな
る場合と他方のビット線が“L"レベルになる場合とが半
々となって、均等にダイナミックストレスが印加され
る。この時、入出力回路48の出力回路を動作させている
とすると、“0"出力と“1"出力とが半々となって、やは
りストレスが均等に印加される。
なお、バーンイン時リフレッシュモードを指定するた
めの信号の供給方法としては、上記実施例のDRAMのよ
うに、通常動作時には使用されない専用端子を通して外
部から入力する、4MのDRAMでJEDEC（Joint Electron
Devices Engineering Council;共同電子機器技術委員
会）で標準化されたWCBRモード（▲▼and▲
▼before▲▼モード、つまり、▲▼（Row
Address Storobe）信号が活性化した時に▲▼（Wri
te Enable）信号と▲▼（column Address Storob
e）信号とが活性化状態になっているとテストモードに
入るモード（日経マイクロデバイス別冊1987,NO.1,pp.1
83-196参照）のオプションとしてアドレスキーコード入
力に基ずいてチップ上で生成する方法、任意の端子 （通常動作時に使用されるものでもよい。）に通常動作
時には使用されない範囲の電圧を外部から入力する（例
えば電源電位Vccが5Vの場合に7Vを入力する）方法、
通常動作時に使用される複数の端子に通常動作時には使
用されない順序関係で信号を入力する方法などが考えら
れる。
また、上記第１実施例のDRAMでは、データ入力回路を
使わずに期待通りのストレス印加を達成しているが、こ
のデータ入力回路も動作させてダイナミックストレスを
印加しようとすると、入力データを与えなければならな
い。この入力データをチップ外部から与えてもよいが、
バーンインのための外部端子数が少なくて済むように簡
便化した第２実施例に係るDRAMを第３図に示している。
即ち、この第２実施例のDRAMは、第１実施例のDRAMと比
べて、チップ上に入力データ発生回路20を設け、これに
クロック発生回路41からクロックを供給するようにし、
リフレッシュアドレスが一巡したら書込み／読み出しを
切り換え、書込み、読み出しが一巡したら入力データを
切り換えるようなアルゴリズムを採用している点が異な
り、その他は同じであるので同じ符号を付している。
上記のようなアルゴリズムを実現する回路は、本願発
明者らにより、本願出願人の出願に係る特願昭61-21099
6号（特開昭63-66798号）の「半導体記憶装置」や特願
昭61-210997号（特開昭63-66799号）の「半導体記憶装
置」などで提案しており、例えば第４図に示すような構
成にすれば、入力データ発生回路20とアドレスカウンタ
44を兼用することができる。
即ち、第４図において、分周回路301〜3020は例えば
前段の相補的な出力Ｑ、が後段の入力として供給され
るように直列接続されたセット・リセット型フリップフ
ロップが20段用いられており、１段目の分周回路301に
はバーンイン時リフレッシュモードが指定されることに
よりクロック発生回路41で発生する相補的なクロック信
号CK、▲▼が入力する。各段の分周回路301〜3020
は、入力信号を順次1/2分周する。ここで、１段目〜９
段目の分周回路301〜309はロウアドレスカウンタ部を構
成しており、10段目〜18段目の分周回路3010〜3018はカ
ラムアドレスカウンタ部を構成している。19段目の分周
回路3019の出力信号W/R、▲▼はデータ書込みモ
ード、読み出しモードを設定するための書込み／読み出
し信号として使用される。さらに、20段目の分周回路30
20が入力データ発生回路20に相当し、この出力信号Ｄ、
が図示しないデータマルチプレクサを経て書込みデー
タとして使用される。
上記第４図の回路は、初期設定により全ての分周回路
301〜20のＱ出力信号（a0R〜8R、a0C〜a8C、W/R、Ｄ）
が、“0"レベル、出力信号（▲▼〜▲
▼、▲▼〜▲▼、▲▼、が“1"レ
ベルになる。この時は、書込み／読み出し信号W/Rが
“0"レベルとなってデータ書込みモードになり、書込み
データは“0"レベルになっている。この状態で、バーン
イン時リフレッシュモードが指定されることによりクロ
ック発生回路41で発生する相補的なクロック信号CK、▲
▼が入力すると、ロウアドレスa0R〜a8R、▲
▼〜▲▼およびカラムアドレスa0C〜a8C、▲
▼〜▲▼が順次変化し、メモリセルアレイ内の
メモリセルに“0"レベルが書込まれる。ロウアドレスお
よびカラムアドレスが一巡したら、書込み／読み出し信
号W/Rが“1"レベルになり、今度はデータ読み出しモー
ドになる。次に、再びロウアドレスおよびカラムアドレ
スが一巡したら、書込み／読み出し信号W/Rが再び“0"
レベルになり、分周回路3020の出力データＤが“0"レベ
ルから“1"レベルに変化する。これにより、再びデータ
書込みモードになり、書込みデータは“1"レベルにな
る。そして、ロウアドレスおよびカラムアドレスが順次
変化すると、今度は“1"レベルの書込みデータがメモリ
セルアレイ内のメモリセルに書込まれる。さらに、ロウ
アドレスおよびカラムアドレスが一巡したら、書込み／
読み出し信号W/Rが“1"レベルになり、今度はデータ読
み出しモードになる。
［発明の効果］ 上述したように本発明によれ、CBRモードあるいはROR
モードに必要な信号を外部から与えるだけでストレスを
かけることが可能になり、バーンインのために必要とす
る入出力端子数が極めて少なくて済み、ウェーハ状態の
ままでバーンインする場合には、ウェーハ上の１チップ
当りに必要なプローブ数が極めて少なくて済むダイナミ
ック記憶装置のバーンイン方法を実現することができ
る。
また、本発明によれば、外部からリフレッシュアドレ
ス以外の何んらかの信号を与えるだけでダイナミック記
憶装置上の回路に極力もれなくストレスをかけることが
可能になり、バーンインのために必要とする入出力端子
数がなるべく少なくて済み、ウェーハ状態のままでバー
ンインする場合には、ウェーハ上の１チップ当りに必要
なプローブ数がなるべく少なくて済むダイナミック記憶
装置のバーンイン方法を実現することができる。
また、本発明によれば、外部からリフレッシュアドレ
ス以外の何んらかの信号が与えられるだけでダイナミッ
ク記憶装置上の回路に極力もれなくストレスをかけるこ
とが可能になり、バーンインのために必要とする入出力
端子数がなるべく少なくて済み、ウェーハ状態のままで
バーンインする場合には、ウェーハ上の１チップ当りに
必要なプローブ数がなるべく少なくて済むダイナミック
記憶装置を実現することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係るDRAMを概略的に示す
ブロック図、第２図は第１図中のアドレスカウンタの変
形例を示す論理回路図、第３図は同じく本発明の第２実
施例に係るDRAMを概略的に示すブロック図、第４図は第
３図中の入力データ発生回路の一具体例を示す論理回路
図、第５図は従来のDRAMを概略的に示すブロック図であ
る。 10……バーンイン時に活性化される回路部分、20……入
力データ発生回路、211〜2118……分周回路、41……ク
ロック発生回路、42……ロウ系回路、43……ロウアドレ
スバッファ、44……アドレスカウンタ、46……カラム系
回路、47……カラムアドレスバッファ、48……入出力回
路。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】ロウ・アドレス・ストローブ信号が活性化
    した時にカラム・アドレス・ストローブ信号が活性化し
    ていると、少なくともロウ系回路およびアドレスカウン
    タが動作し、前記アドレスカウンタからリフレッシュア
    ドレスが供給されてリフレッシュが行われるように構成
    し、かつ、 外部からバーンイン信号が与えられると、前記カラム・
    アドレス・ストローブ信号を活性化した後に前記ロウ・
    アドレス・ストローブ信号を活性化し、前記少なくとも
    ロウ系回路にダイナミックストレスが印加されるように
    構成したダイナミック記憶装置。
  2. 【請求項２】請求項１に記載のダイナミック記憶装置に
    おいて、 さらに、前記アドレスカウンタから供給されるリフレッ
    シュアドレスが入力されるカラム系回路を具備し、 外部からバーンイン信号が与えられると、前記カラム系
    回路に前記リフレッシュアドレスが供給され、前記カラ
    ム系回路にもダイナミックストレスが印加されるように
    構成したダイナミック記憶装置。
  3. 【請求項３】請求項１に記載のダイナミック記憶装置に
    おいて、 さらに、バーンイン時にのみ動作し得るカラムアドレス
    カウンタと、前記カラムアドレスカウンタから供給され
    るアドレスが入力されるカラム系回路を具備し、 外部からバーンイン信号が与えられると、前記カラム系
    回路に前記カラムアドレスカウンタから供給されるアド
    レスが入力され、前記カラム系回路にもダイナミックス
    トレスが印加されるように構成したダイナミック記憶装
    置。
  4. 【請求項４】ロウ・アドレス・ストローブ信号が活性化
    すると、少なくともロウ系回路およびカラム系回路が動
    作するように構成し、かつ、 外部からバーンイン信号が与えられると、前記ロウ・ア
    ドレス・ストローブ信号を活性化すると共に前記ウェハ
    の外部からアドレスを供給して前記少なくともロウ系回
    路およびカラム系回路にダイナミックストレスを印加す
    るように構成したダイナミック記憶装置。
  5. 【請求項５】請求項１または４に記載のダイナミック記
    憶装置において、 さらに、メモリセルにデータを書き込みまたは前記メモ
    リセルからデータを読み出すための入出力回路と、バー
    ンイン時に前記メモリセルに所望のデータを書き込むた
    めの入力データ発生回路とを具備し、 外部からバーンイン信号が与えられると、前記入力デー
    タ発生回路が動作し、前記メモリセルに所望のデータが
    書き込まれるように構成したダイナミック記憶装置。
  6. 【請求項６】請求項１または４に記載のダイナミック記
    憶装置において、 前記バーンイン信号は、通常動作時には使用されない専
    用端子に与えられることを特徴とするダイナミック記憶
    装置。
  7. 【請求項７】請求項１または４に記載のダイナミック記
    憶装置において、 前記バーンイン信号は、通常動作時には使用されない範
    囲の電圧であり、通常動作時に使用される任意の端子ま
    たは専用端子に与えられることを特徴とするダイナミッ
    ク記憶装置。
  8. 【請求項８】請求項１または４に記載のダイナミック記
    憶装置において、 前記バーンイン信号は、通常動作時に使用される複数の
    端子に通常動作では使用しない順序関係で与えられるこ
    とを特徴とするダイナミック記憶装置。
  9. 【請求項９】請求項１に記載のダイナミック記憶装置に
    おいて、 前記ロウ・アドレス・ストローブ信号は、ウェハ上に設
    けられたRAS端子に与えられ、前記カラム・アドレス・
    ストローブ信号は、ウェハ上に設けられたCAS端子に与
    えられることを特徴とするダイナミック記憶装置。
  10. 【請求項１０】ロウ・アドレス・ストローブ信号が活性
    化した時にカラム・アドレス・ストローブ信号が活性化
    していると、少なくともロウ系回路およびアドレスカウ
    ンタが動作し、前記アドレスカウンタからリフレッシュ
    アドレスが供給されてリフレッシュが行われるように構
    成されたウェハ状態のダイナミック記憶装置に対して、 ウェハの外部から前記ロウ・アドレス・ストローブ信号
    および前記カラム・アドレス・ストローブ信号を印加
    し、かつ、前記カラム・アドレス・ストローブ信号を活
    性化してから前記ロウ・アドレス・ストローブ信号を活
    性化し、前記少なくともロウ系回路にダイナミックスト
    レスを印加するようにしたダイナミック記憶装置のバー
    ンイン方法。
  11. 【請求項１１】ロウ・アドレス・ストローブ信号が活性
    化すると、少なくともロウ系回路およびカラム系回路が
    動作するように構成されたウェハ状態のダイナミック記
    憶装置に対して、 ウェハの外部から前記ロウ・アドレス・ストローブ信号
    を印加し、かつ、前記ロウ・アドレス・ストローブ信号
    を活性化すると共に前記ウェハの外部からアドレスを供
    給して前記少なくともロウ系回路およびカラム系回路に
    ダイナミックストレスを印加するようにしたダイナミッ
    ク記憶装置のバーンイン方法。
  12. 【請求項１２】請求項10または11に記載のダイナミック
    記憶装置のバーンイン方法において、 バーンイン時には、前記ウェハの外部から高電位が第１
    電源端子に印加され、かつ、前記ウェハの外部から低電
    位が第２電源端子に印加されることを特徴とするダイナ
    ミック記憶装置のバーンイン方法。
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