JPH06290599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06290599A JPH06290599A JP5075667A JP7566793A JPH06290599A JP H06290599 A JPH06290599 A JP H06290599A JP 5075667 A JP5075667 A JP 5075667A JP 7566793 A JP7566793 A JP 7566793A JP H06290599 A JPH06290599 A JP H06290599A
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- JP
- Japan
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- test
- input
- address
- output
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Abstract
(57)【要約】
【目的】並列テストモードの方式をユーザが任意に選択
する。 【構成】４ＭＤＲＡＭにおいてＪＥＤＥＣ標準テスト仕
様で標準化されているＷＣＢＲ（通常モードからテスト
モードへ入る方式）に加えて、テスト時に不要にするア
ドレスによる論理入力を行うことによって、オプション
機能を実行させる。例えば、８ビット並列テストモード
ではロウアドレスおよびカラムアドレスの１０番をテス
ト時に不要にするため、ＷＣＢＲに加えて、ロウアドレ
スおよびカラムアドレスの１０番による論理入力を行
う。図１の概念図に示すように、１０番のロウアドレス
ＲＡ１０と１０番のカラムアドレスＣＡ１０との組み合
わせにより、１つのオプション機能について４種類の選
択を行うことができる。ここで、オプション機能の例と
しては、×４構成において、テスト結果のデータを出力
する入出力ピンを任意に選択すること等がある。
する。 【構成】４ＭＤＲＡＭにおいてＪＥＤＥＣ標準テスト仕
様で標準化されているＷＣＢＲ（通常モードからテスト
モードへ入る方式）に加えて、テスト時に不要にするア
ドレスによる論理入力を行うことによって、オプション
機能を実行させる。例えば、８ビット並列テストモード
ではロウアドレスおよびカラムアドレスの１０番をテス
ト時に不要にするため、ＷＣＢＲに加えて、ロウアドレ
スおよびカラムアドレスの１０番による論理入力を行
う。図１の概念図に示すように、１０番のロウアドレス
ＲＡ１０と１０番のカラムアドレスＣＡ１０との組み合
わせにより、１つのオプション機能について４種類の選
択を行うことができる。ここで、オプション機能の例と
しては、×４構成において、テスト結果のデータを出力
する入出力ピンを任意に選択すること等がある。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは、ＤＲＡＭのテスト技術に関するものである。
詳しくは、ＤＲＡＭのテスト技術に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭの大容量化に伴って、テ
ストに要する時間が膨大になってきている。そこで、テ
ストをより容易に、しかも、短時間に行うためのテスト
技術が種々提案されている。
ストに要する時間が膨大になってきている。そこで、テ
ストをより容易に、しかも、短時間に行うためのテスト
技術が種々提案されている。
【０００３】そのテスト技術の１つとして並列テストモ
ードがある。並列テストモードは、メモリセルをいくつ
かのブロックに分割して、各ブロック単位のテストを同
時に行うものである。この並列テストモードは、１ＭＤ
ＲＡＭの初期に提案されたものであるが、４ＭＤＲＡＭ
においてＪＥＤＥＣ（Joint Electron Device Engineer
ing Council ）標準テスト仕様となった。
ードがある。並列テストモードは、メモリセルをいくつ
かのブロックに分割して、各ブロック単位のテストを同
時に行うものである。この並列テストモードは、１ＭＤ
ＲＡＭの初期に提案されたものであるが、４ＭＤＲＡＭ
においてＪＥＤＥＣ（Joint Electron Device Engineer
ing Council ）標準テスト仕様となった。
【０００４】ＪＥＤＥＣ標準テスト仕様の４ＭＤＲＡＭ
並列テストモードでは、各仕様が以下のように定められ
ている。 テストモードと通常モードの切り換え方式はロジック
方式とする。通常モードからテストモードへ入る方式は
ＷＣＢＲとする。ＷＣＢＲ（バーＷＥ，バーＣＡＳ，Be
fore バーＲＡＳ）とは、バーＲＡＳ信号より先にバー
ＣＡＳとバーＷＥとが活性化することである。
並列テストモードでは、各仕様が以下のように定められ
ている。 テストモードと通常モードの切り換え方式はロジック
方式とする。通常モードからテストモードへ入る方式は
ＷＣＢＲとする。ＷＣＢＲ（バーＷＥ，バーＣＡＳ，Be
fore バーＲＡＳ）とは、バーＲＡＳ信号より先にバー
ＣＡＳとバーＷＥとが活性化することである。
【０００５】テスト結果の出力方式は、高インピーダ
ンス状態のない「一致／不一致方式」とする。すなわ
ち、各ビットから同時に読み出したデータが一致してい
る場合（パス）、テスト結果のデータを「１」とする。
また、各ビットから同時に読み出したデータのうち１つ
でも違うデータが含まれる場合（フェイル）、テスト結
果のデータを「０」とする。
ンス状態のない「一致／不一致方式」とする。すなわ
ち、各ビットから同時に読み出したデータが一致してい
る場合（パス）、テスト結果のデータを「１」とする。
また、各ビットから同時に読み出したデータのうち１つ
でも違うデータが含まれる場合（フェイル）、テスト結
果のデータを「０」とする。
【０００６】同時にテストする並列ビット数は８ビッ
ト以上とする。尚、現在製品化されている４ＭＤＲＡＭ
においては８ビットが主流である。 テスト時に不要にするアドレスは、８ビット並列テス
トモードではロウアドレスおよびカラムアドレスのＭＳ
Ｂ（Most Siginificant Bit ）と０番のカラムアドレ
ス、１６ビット並列テストモードではロウアドレスおよ
びカラムアドレスのＭＳＢと０番および１番のカラムア
ドレス、である。
ト以上とする。尚、現在製品化されている４ＭＤＲＡＭ
においては８ビットが主流である。 テスト時に不要にするアドレスは、８ビット並列テス
トモードではロウアドレスおよびカラムアドレスのＭＳ
Ｂ（Most Siginificant Bit ）と０番のカラムアドレ
ス、１６ビット並列テストモードではロウアドレスおよ
びカラムアドレスのＭＳＢと０番および１番のカラムア
ドレス、である。
【０００７】尚、４ＭＤＲＡＭでは、ロウアドレスおよ
びカラムアドレスのＭＳＢはそれぞれ１０番のアドレス
である。
びカラムアドレスのＭＳＢはそれぞれ１０番のアドレス
である。
【０００８】
【発明が解決しようとする課題】ところで、ＪＥＤＥＣ
標準テスト仕様の４ＭＤＲＡＭ並列テストモードでは、
テスト時のデータの入出力方式について、×１構成にお
いては標準化されているものの、×４構成においては標
準化されていない。
標準テスト仕様の４ＭＤＲＡＭ並列テストモードでは、
テスト時のデータの入出力方式について、×１構成にお
いては標準化されているものの、×４構成においては標
準化されていない。
【０００９】すなわち、×１構成においては、１番から
４番までの４つの入出力ピンのうち、１番の入出力ピン
にテストデータを入力し、４番の入出力ピンからテスト
結果のデータを出力するように定められている。ところ
が、×４構成においては、１番から４番までの４つの入
出力ピンのうち、どのピンにテストデータを入力するの
か、また、どのピンからテスト結果のデータを出力する
のかが定められていない。また、×１構成においても、
２番および３番の入出力ピンから出力されるデータにつ
いては定められていない。
４番までの４つの入出力ピンのうち、１番の入出力ピン
にテストデータを入力し、４番の入出力ピンからテスト
結果のデータを出力するように定められている。ところ
が、×４構成においては、１番から４番までの４つの入
出力ピンのうち、どのピンにテストデータを入力するの
か、また、どのピンからテスト結果のデータを出力する
のかが定められていない。また、×１構成においても、
２番および３番の入出力ピンから出力されるデータにつ
いては定められていない。
【００１０】そのため、４ＭＤＲＡＭ並列テストモード
において、ＪＥＤＥＣ標準テスト仕様で標準化されてい
ないテスト時のデータの入出力方式については、各メー
カがそれぞれ独自の判断によって様々な方式を提案して
いる。例えば、×４構成においては、４番の入出力ピン
からテスト結果のデータを出力し、１〜３番の入出力ピ
ンからはデータ「１」を出力する方式が広く使用されて
いる。
において、ＪＥＤＥＣ標準テスト仕様で標準化されてい
ないテスト時のデータの入出力方式については、各メー
カがそれぞれ独自の判断によって様々な方式を提案して
いる。例えば、×４構成においては、４番の入出力ピン
からテスト結果のデータを出力し、１〜３番の入出力ピ
ンからはデータ「１」を出力する方式が広く使用されて
いる。
【００１１】このように、ＪＥＤＥＣ標準テスト仕様で
標準化されていないテスト時のデータの入出力方式につ
いて、各メーカの方式が異なっているために、ユーザは
各メーカの仕様に合わせてテストを行うしかなかった。
しかしながら、４ＭＤＲＡＭの購入に際して、１つのメ
ーカからだけ購入しているユーザはむしろ少数派であ
り、大部分のユーザは複数のメーカから購入しているの
が現状である。従って、テスト時のデータの入出力方式
について各メーカの方式が異なっているのは、ユーザ側
からすれば至極不都合なことであった。
標準化されていないテスト時のデータの入出力方式につ
いて、各メーカの方式が異なっているために、ユーザは
各メーカの仕様に合わせてテストを行うしかなかった。
しかしながら、４ＭＤＲＡＭの購入に際して、１つのメ
ーカからだけ購入しているユーザはむしろ少数派であ
り、大部分のユーザは複数のメーカから購入しているの
が現状である。従って、テスト時のデータの入出力方式
について各メーカの方式が異なっているのは、ユーザ側
からすれば至極不都合なことであった。
【００１２】それに加えて、仕様どおりの機能が設計さ
れているかどうかを検証する、いわゆる「設計の検証」
がユーザ側においても不可欠になってきている。そのた
め、４ＭＤＲＡＭ並列テストモードにおいて、ＪＥＤＥ
Ｃ標準テスト仕様で標準化されていない方式について
は、テスト時のデータの入出力方式に限らずそれ以外の
テスト方式についても、自由に選択したいという要望が
ユーザからでてきた。その要望の例としては、以下のよ
うなものがある。
れているかどうかを検証する、いわゆる「設計の検証」
がユーザ側においても不可欠になってきている。そのた
め、４ＭＤＲＡＭ並列テストモードにおいて、ＪＥＤＥ
Ｃ標準テスト仕様で標準化されていない方式について
は、テスト時のデータの入出力方式に限らずそれ以外の
テスト方式についても、自由に選択したいという要望が
ユーザからでてきた。その要望の例としては、以下のよ
うなものがある。
【００１３】１）テスト時のデータの入力方式について ×４構成において、テストデータを入力する入出力ピン
を任意に選択できるようにする。
を任意に選択できるようにする。
【００１４】２）テスト時のデータの出力方式について ２−１）×１構成において、２番および３番の入出力ピ
ンから出力されるデータを任意に選択できるようにす
る。
ンから出力されるデータを任意に選択できるようにす
る。
【００１５】２−２）×４構成において、テスト結果の
データを出力する入出力ピンを任意に選択できるように
する。 ２−３）×４構成において、テスト結果のデータを出力
しない入出力ピンから出力されるデータを任意に選択で
きるようにする。
データを出力する入出力ピンを任意に選択できるように
する。 ２−３）×４構成において、テスト結果のデータを出力
しない入出力ピンから出力されるデータを任意に選択で
きるようにする。
【００１６】３）同時にテストする並列ビット数につい
て ×１構成および×４構成において、同時にテストする並
列ビット数を８ビット以上で任意に選択できるようにす
る。
て ×１構成および×４構成において、同時にテストする並
列ビット数を８ビット以上で任意に選択できるようにす
る。
【００１７】また、１ＭＤＲＡＭや１６ＭＤＲＡＭ、６
４ＭＤＲＡＭ等の４Ｍ以外のＤＲＡＭの並列テストモー
ドについては、ＪＥＤＥＣ標準テスト仕様が標準化され
ていない。そのため、各テスト方式は、４ＭＤＲＡＭ以
上に各メーカによって様々である。従って、４Ｍ以外の
ＤＲＡＭの並列テストモードについても４ＭＤＲＡＭと
同様に、各テスト方式について自由に選択したいという
要望が高まっている。
４ＭＤＲＡＭ等の４Ｍ以外のＤＲＡＭの並列テストモー
ドについては、ＪＥＤＥＣ標準テスト仕様が標準化され
ていない。そのため、各テスト方式は、４ＭＤＲＡＭ以
上に各メーカによって様々である。従って、４Ｍ以外の
ＤＲＡＭの並列テストモードについても４ＭＤＲＡＭと
同様に、各テスト方式について自由に選択したいという
要望が高まっている。
【００１８】本発明は上記要望を実現するためになされ
たものであって、その目的は、並列テストモードの方式
をユーザが任意に選択することが可能な半導体記憶装置
を提供することにある。
たものであって、その目的は、並列テストモードの方式
をユーザが任意に選択することが可能な半導体記憶装置
を提供することにある。
【００１９】
【課題を解決するための手段】請求項１記載の発明は、
並列テストモードを備えた半導体記憶装置において、テ
スト時に不要にするアドレスを用いて論理入力すること
により、並列テストモードの方式において標準化されて
いないオプション機能を選択するようにしたことをその
要旨とする。
並列テストモードを備えた半導体記憶装置において、テ
スト時に不要にするアドレスを用いて論理入力すること
により、並列テストモードの方式において標準化されて
いないオプション機能を選択するようにしたことをその
要旨とする。
【００２０】請求項２記載の発明は、並列テストモード
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト結
果を出力する入出力ピンを任意に選択する論理回路を備
えたことをその要旨とする。
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト結
果を出力する入出力ピンを任意に選択する論理回路を備
えたことをその要旨とする。
【００２１】請求項３記載の発明は、並列テストモード
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト結
果を出力しない入出力ピンから出力されるデータを任意
に設定する論理回路を備えたことをその要旨とする。
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト結
果を出力しない入出力ピンから出力されるデータを任意
に設定する論理回路を備えたことをその要旨とする。
【００２２】請求項４記載の発明は、並列テストモード
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テストデ
ータを入力する入出力ピンを任意に選択する論理回路を
備えたことをその要旨とする。
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テストデ
ータを入力する入出力ピンを任意に選択する論理回路を
備えたことをその要旨とする。
【００２３】請求項５記載の発明は、並列テストモード
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、同時にテ
ストする並列ビット数を任意に選択する論理回路を備え
たことをその要旨とする。
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、同時にテ
ストする並列ビット数を任意に選択する論理回路を備え
たことをその要旨とする。
【００２４】請求項６記載の発明は、並列テストモード
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト種
類を任意に選択する論理回路を備えたことをその要旨と
する。
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト種
類を任意に選択する論理回路を備えたことをその要旨と
する。
【００２５】請求項７記載の発明は、並列テストモード
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト内
容を任意に選択する論理回路を備えたことをその要旨と
する。
を備えた半導体記憶装置において、テスト時に不要にす
るアドレスから入力されるデータに基づいて、テスト内
容を任意に選択する論理回路を備えたことをその要旨と
する。
【００２６】
【作用】従って本発明によれば、テスト時に不要にする
アドレスを用いて論理入力することにより、並列テスト
モードの方式において標準化されていないオプション機
能を選択することができる。そのため、ユーザがテスト
時に不要にするアドレスを用いて論理入力すれば、ユー
ザ自身が並列テストモードの方式を任意に選択すること
ができる。
アドレスを用いて論理入力することにより、並列テスト
モードの方式において標準化されていないオプション機
能を選択することができる。そのため、ユーザがテスト
時に不要にするアドレスを用いて論理入力すれば、ユー
ザ自身が並列テストモードの方式を任意に選択すること
ができる。
【００２７】
【実施例】前記要望を実現するためには、各要望をＪＥ
ＤＥＣ標準テスト仕様の４ＭＤＲＡＭ並列テストモード
に対するオプション機能として設定し、ユーザ自身が任
意のオプション機能を自由に選択できるようにすればよ
い。そこで、本発明者は、テスト時に不要にするアドレ
スを用いれば、オプション機能を簡単に選択できること
に着目した。
ＤＥＣ標準テスト仕様の４ＭＤＲＡＭ並列テストモード
に対するオプション機能として設定し、ユーザ自身が任
意のオプション機能を自由に選択できるようにすればよ
い。そこで、本発明者は、テスト時に不要にするアドレ
スを用いれば、オプション機能を簡単に選択できること
に着目した。
【００２８】すなわち、ＪＥＤＥＣ標準テスト仕様で標
準化されているＷＣＢＲ（通常モードからテストモード
へ入る方式）に加えて、テスト時に不要にするアドレス
による論理入力を行うことによって、オプション機能を
実行させるわけである。
準化されているＷＣＢＲ（通常モードからテストモード
へ入る方式）に加えて、テスト時に不要にするアドレス
による論理入力を行うことによって、オプション機能を
実行させるわけである。
【００２９】例えば、８ビット並列テストモードではロ
ウアドレスおよびカラムアドレスの１０番をテスト時に
不要にするため、ＷＣＢＲに加えて、ロウアドレスおよ
びカラムアドレスの１０番による論理入力を行う。この
とき、カラムアドレスの０番もテスト時に不要にする
が、ここでは、カラムアドレスの０番による論理入力は
行わない。
ウアドレスおよびカラムアドレスの１０番をテスト時に
不要にするため、ＷＣＢＲに加えて、ロウアドレスおよ
びカラムアドレスの１０番による論理入力を行う。この
とき、カラムアドレスの０番もテスト時に不要にする
が、ここでは、カラムアドレスの０番による論理入力は
行わない。
【００３０】図１は、その概念図である。１０番のロウ
アドレスＲＡ１０と１０番のカラムアドレスＣＡ１０と
の組み合わせにより、１つのオプション機能について４
種類の選択を行うことができる。尚、１０番のロウアド
レスＲＡ１０と１０番のカラムアドレスＣＡ１０とによ
る論理入力に加えて、０番のカラムアドレスによる論理
入力を行うようにした場合には、１つのオプション機能
について８種類の選択を行うことができる。
アドレスＲＡ１０と１０番のカラムアドレスＣＡ１０と
の組み合わせにより、１つのオプション機能について４
種類の選択を行うことができる。尚、１０番のロウアド
レスＲＡ１０と１０番のカラムアドレスＣＡ１０とによ
る論理入力に加えて、０番のカラムアドレスによる論理
入力を行うようにした場合には、１つのオプション機能
について８種類の選択を行うことができる。
【００３１】図２は、×４構成の４ＭＤＲＡＭ並列テス
トモードにおいて、１０番のロウアドレスＲＡ１０と１
０番のカラムアドレスＣＡ１０との組み合わせにより、
テスト結果のデータを出力する入出力ピンを任意に選択
できるようにした実施例の回路図である。すなわち、本
実施例におけるオプション機能は、テスト結果のデータ
を出力する入出力ピンを任意に選択できるようにするこ
とである〔つまり、前記２−２）に対応する〕。
トモードにおいて、１０番のロウアドレスＲＡ１０と１
０番のカラムアドレスＣＡ１０との組み合わせにより、
テスト結果のデータを出力する入出力ピンを任意に選択
できるようにした実施例の回路図である。すなわち、本
実施例におけるオプション機能は、テスト結果のデータ
を出力する入出力ピンを任意に選択できるようにするこ
とである〔つまり、前記２−２）に対応する〕。
【００３２】本実施例の入出力回路部は、各入出力ピン
ＤＱ１〜ＤＱ４と各出力バッファ１と各出力バッファ制
御回路２と各入力バッファ制御回路３と各データバスＤ
Ｂ，バーＤＢとから構成される通常の入出力回路部に加
えて、ＮＭＯＳトランジスタからなる各ゲート４とＮＭ
ＯＳトランジスタからなるプルアップ側トランジスタ
５，６とを備えている。
ＤＱ１〜ＤＱ４と各出力バッファ１と各出力バッファ制
御回路２と各入力バッファ制御回路３と各データバスＤ
Ｂ，バーＤＢとから構成される通常の入出力回路部に加
えて、ＮＭＯＳトランジスタからなる各ゲート４とＮＭ
ＯＳトランジスタからなるプルアップ側トランジスタ
５，６とを備えている。
【００３３】すなわち、各出力バッファ１は高電位側電
源とグランド間に直列に接続された２つのＮＭＯＳトラ
ンジスタから構成され、その各ＮＭＯＳトランジスタの
ゲートがそれぞれプルアップ側トランジスタ５，６に接
続されている。また、各ゲート４は、各データバスＤ
Ｂ，バーＤＢと各出力バッファ制御回路２との間に接続
されている。
源とグランド間に直列に接続された２つのＮＭＯＳトラ
ンジスタから構成され、その各ＮＭＯＳトランジスタの
ゲートがそれぞれプルアップ側トランジスタ５，６に接
続されている。また、各ゲート４は、各データバスＤ
Ｂ，バーＤＢと各出力バッファ制御回路２との間に接続
されている。
【００３４】そして、各ＮＡＮＤ７と各インバータ８と
各ＮＭＯＳトランジスタ９とから構成される論理回路に
よって、各ゲート４とプルアップ側トランジスタ５，６
とを制御する。そのため、１０番のロウアドレスＲＡ１
０と１０番のカラムアドレスＣＡ１０との組み合わせに
より、テスト結果のデータを出力する入出力ピンＤＱ１
〜ＤＱ４を任意に選択できることになる。
各ＮＭＯＳトランジスタ９とから構成される論理回路に
よって、各ゲート４とプルアップ側トランジスタ５，６
とを制御する。そのため、１０番のロウアドレスＲＡ１
０と１０番のカラムアドレスＣＡ１０との組み合わせに
より、テスト結果のデータを出力する入出力ピンＤＱ１
〜ＤＱ４を任意に選択できることになる。
【００３５】すなわち、ＤＲＡＭ内にはテスト・イネー
ブル信号ＴＥを生成する回路が組み込まれており、ＷＣ
ＢＲになるとテスト・イネーブル信号ＴＥ「１」を生成
する。そして、図３に示すように、１０番のロウアドレ
スＲＡ１０と１０番のカラムアドレスＣＡ１０とが入力
されると、テスト結果のデータを出力する入出力ピンＤ
Ｑ１〜ＤＱ４が任意に選択される。このとき、テスト結
果のデータが出力されていない入出力ピンＤＱ１〜ＤＱ
４からはデータ「０」が出力される。
ブル信号ＴＥを生成する回路が組み込まれており、ＷＣ
ＢＲになるとテスト・イネーブル信号ＴＥ「１」を生成
する。そして、図３に示すように、１０番のロウアドレ
スＲＡ１０と１０番のカラムアドレスＣＡ１０とが入力
されると、テスト結果のデータを出力する入出力ピンＤ
Ｑ１〜ＤＱ４が任意に選択される。このとき、テスト結
果のデータが出力されていない入出力ピンＤＱ１〜ＤＱ
４からはデータ「０」が出力される。
【００３６】このように、図２に示す実施例において
は、１０番のロウアドレスＲＡ１０と１０番のカラムア
ドレスＣＡ１０との組み合わせにより、テスト結果のデ
ータを出力する入出力ピンＤＱ１〜ＤＱ４を１つだけ任
意に選択することができる。尚、図２に示す実施例にお
いては、テスト結果のデータが出力されていない入出力
ピンＤＱ１〜ＤＱ４からはデータ「０」が出力されるよ
うにしたが、論理回路の構成を変えることにより、デー
タ「１」が出力されるようにすることも容易にできる。
は、１０番のロウアドレスＲＡ１０と１０番のカラムア
ドレスＣＡ１０との組み合わせにより、テスト結果のデ
ータを出力する入出力ピンＤＱ１〜ＤＱ４を１つだけ任
意に選択することができる。尚、図２に示す実施例にお
いては、テスト結果のデータが出力されていない入出力
ピンＤＱ１〜ＤＱ４からはデータ「０」が出力されるよ
うにしたが、論理回路の構成を変えることにより、デー
タ「１」が出力されるようにすることも容易にできる。
【００３７】図４は、×４構成の４ＭＤＲＡＭ並列テス
トモードにおいて、１０番のロウアドレスＲＡ１０と１
０番のカラムアドレスＣＡ１０との組み合わせにより、
テスト結果のデータを出力しない入出力ピンから出力さ
れるデータを任意に選択できるようにした実施例の回路
図である。すなわち、本実施例におけるオプション機能
は、テスト結果のデータを出力しない入出力ピンから出
力されるデータを任意に選択できるようにすることであ
る〔つまり、前記２−３）に対応する〕。
トモードにおいて、１０番のロウアドレスＲＡ１０と１
０番のカラムアドレスＣＡ１０との組み合わせにより、
テスト結果のデータを出力しない入出力ピンから出力さ
れるデータを任意に選択できるようにした実施例の回路
図である。すなわち、本実施例におけるオプション機能
は、テスト結果のデータを出力しない入出力ピンから出
力されるデータを任意に選択できるようにすることであ
る〔つまり、前記２−３）に対応する〕。
【００３８】尚、本実施例において、図２に示す実施例
と同じ構成については符号を等しくしてその詳細な説明
を省略する。本実施例においては、入出力ピンＤＱ４か
らテスト結果のデータが出力される。そして、各ＮＡＮ
Ｄ７と各インバータ８と各ＮＭＯＳトランジスタ９とか
ら構成される論理回路によって、各ゲート４とプルアッ
プ側トランジスタ５，６とを制御する。そのため、１０
番のロウアドレスＲＡ１０と１０番のカラムアドレスＣ
Ａ１０との組み合わせにより、テスト結果のデータを出
力しない入出力ピンＤＱ１〜ＤＱ３から出力されるデー
タを任意に選択できることになる。
と同じ構成については符号を等しくしてその詳細な説明
を省略する。本実施例においては、入出力ピンＤＱ４か
らテスト結果のデータが出力される。そして、各ＮＡＮ
Ｄ７と各インバータ８と各ＮＭＯＳトランジスタ９とか
ら構成される論理回路によって、各ゲート４とプルアッ
プ側トランジスタ５，６とを制御する。そのため、１０
番のロウアドレスＲＡ１０と１０番のカラムアドレスＣ
Ａ１０との組み合わせにより、テスト結果のデータを出
力しない入出力ピンＤＱ１〜ＤＱ３から出力されるデー
タを任意に選択できることになる。
【００３９】すなわち、ＤＲＡＭ内にはテスト・イネー
ブル信号ＴＥを生成する回路が組み込まれており、ＷＣ
ＢＲになるとテスト・イネーブル信号ＴＥ「１」を生成
する。そして、１０番のロウアドレスＲＡ１０と１０番
のカラムアドレスＣＡ１０とが共に「１」の場合は、入
出力ピンＤＱ１〜ＤＱ３からデータ「１」が出力され
る。また、１０番のロウアドレスＲＡ１０と１０番のカ
ラムアドレスＣＡ１０とが共に「０」の場合は、入出力
ピンＤＱ１〜ＤＱ３からデータ「０」が出力される。
ブル信号ＴＥを生成する回路が組み込まれており、ＷＣ
ＢＲになるとテスト・イネーブル信号ＴＥ「１」を生成
する。そして、１０番のロウアドレスＲＡ１０と１０番
のカラムアドレスＣＡ１０とが共に「１」の場合は、入
出力ピンＤＱ１〜ＤＱ３からデータ「１」が出力され
る。また、１０番のロウアドレスＲＡ１０と１０番のカ
ラムアドレスＣＡ１０とが共に「０」の場合は、入出力
ピンＤＱ１〜ＤＱ３からデータ「０」が出力される。
【００４０】このように、図４に示す実施例において
は、１０番のロウアドレスＲＡ１０と１０番のカラムア
ドレスＣＡ１０との組み合わせにより、テスト結果のデ
ータを出力しない入出力ピンＤＱ１〜ＤＱ３から出力さ
れるデータを任意に選択することができる。尚、図４に
示す実施例においては、入出力ピンＤＱからテスト結果
のデータが出力されるようにしたが、論理回路の構成を
変えることにより、他のの入出力ピンＤＱ１〜ＤＱ３か
らテスト結果のデータが出力されるようにすることも容
易にできる。
は、１０番のロウアドレスＲＡ１０と１０番のカラムア
ドレスＣＡ１０との組み合わせにより、テスト結果のデ
ータを出力しない入出力ピンＤＱ１〜ＤＱ３から出力さ
れるデータを任意に選択することができる。尚、図４に
示す実施例においては、入出力ピンＤＱからテスト結果
のデータが出力されるようにしたが、論理回路の構成を
変えることにより、他のの入出力ピンＤＱ１〜ＤＱ３か
らテスト結果のデータが出力されるようにすることも容
易にできる。
【００４１】以上のように、本発明の４ＭＤＲＡＭの８
ビット並列テストモードにおいては、テスト時に不要に
する１０番のロウアドレスＲＡ１０と１０番のカラムア
ドレスＣＡ１０との組み合わせによって論理入力を行う
ことにより、上記各オプション機能を実行させることが
できる。
ビット並列テストモードにおいては、テスト時に不要に
する１０番のロウアドレスＲＡ１０と１０番のカラムア
ドレスＣＡ１０との組み合わせによって論理入力を行う
ことにより、上記各オプション機能を実行させることが
できる。
【００４２】尚、オプション機能の例としては上記のも
の以外に、以下のものが考えられる。 １〕×４構成において、テストデータを入力する入出力
ピンを任意に選択できるようにする。
の以外に、以下のものが考えられる。 １〕×４構成において、テストデータを入力する入出力
ピンを任意に選択できるようにする。
【００４３】２〕×１構成において、２番および３番の
入出力ピンから出力されるデータを任意に選択できるよ
うにする。 ３〕×１構成および×４構成において、同時にテストす
る並列ビット数を８ビット以上で任意に選択できるよう
にする この場合、同時にテストする並列ビット数が多いほど、
テストに要する時間は短縮されることになる。
入出力ピンから出力されるデータを任意に選択できるよ
うにする。 ３〕×１構成および×４構成において、同時にテストす
る並列ビット数を８ビット以上で任意に選択できるよう
にする この場合、同時にテストする並列ビット数が多いほど、
テストに要する時間は短縮されることになる。
【００４４】また、同時にテストする並列ビット数を最
初は大きくしてテストを行い、不良が出た段階で並列ビ
ット数を小さくしてテストを続行することにより、メモ
リセルのどこに不良があるのかを特定することができ
る。
初は大きくしてテストを行い、不良が出た段階で並列ビ
ット数を小さくしてテストを続行することにより、メモ
リセルのどこに不良があるのかを特定することができ
る。
【００４５】さらに、同時にテストする並列ビット数が
多くなると、１つのオプション機能について選択できる
機能の種類を増やすことができる。例えば、１６ビット
並列テストモードでは、テスト時に４つのアドレス（１
０番のローアドレスＲＡ１０および１０番のカラムアド
レスＣＡ１０に加えて、０番のカラムアドレスＣＡ０と
１番のカラムアドレスＣＡ１）を不要にするため１つの
オプション機能について１６種類の選択を行うことがで
きる。
多くなると、１つのオプション機能について選択できる
機能の種類を増やすことができる。例えば、１６ビット
並列テストモードでは、テスト時に４つのアドレス（１
０番のローアドレスＲＡ１０および１０番のカラムアド
レスＣＡ１０に加えて、０番のカラムアドレスＣＡ０と
１番のカラムアドレスＣＡ１）を不要にするため１つの
オプション機能について１６種類の選択を行うことがで
きる。
【００４６】４〕テスト種類を任意に選択できるように
する。 ここでいうテスト種類とは、ラインモードテスト、加速
試験下のテスト、セルフテスト等である。
する。 ここでいうテスト種類とは、ラインモードテスト、加速
試験下のテスト、セルフテスト等である。
【００４７】ラインモードテストとは、各ワード線に対
してＭＰＲ（Multi Purpose Register）に期待値を格納
しておき、メモリセルのデータを各ワード線単位で期待
値と比較する方式である。このラインモードテストで
は、ワード線１本分のデータを一括比較できるため、テ
スト時間を短縮することができる。
してＭＰＲ（Multi Purpose Register）に期待値を格納
しておき、メモリセルのデータを各ワード線単位で期待
値と比較する方式である。このラインモードテストで
は、ワード線１本分のデータを一括比較できるため、テ
スト時間を短縮することができる。
【００４８】加速試験下のテストとは、電源電圧やセル
プレート電圧を通常動作時より高電圧に設定した上で行
う並列テストである。この加速試験下のテストでは、高
電圧をメモリセルに印加することによって、メモリセル
のストレス加速を半導体記憶装置（ＬＳＩ）レベルで実
施できる。尚、ユーザ自身が、どこの電圧を替えてテス
トを行うか、その選択肢を準備しておけば、有効なオプ
ション機能の組み合わせ数を増やすことができる。
プレート電圧を通常動作時より高電圧に設定した上で行
う並列テストである。この加速試験下のテストでは、高
電圧をメモリセルに印加することによって、メモリセル
のストレス加速を半導体記憶装置（ＬＳＩ）レベルで実
施できる。尚、ユーザ自身が、どこの電圧を替えてテス
トを行うか、その選択肢を準備しておけば、有効なオプ
ション機能の組み合わせ数を増やすことができる。
【００４９】セルフテストとは、ＤＲＡＭに内蔵したテ
スト回路がテストを実行してテスト結果を出力する方式
であって、組み込み自己テスト法（ＢＩＳＴ；Built-in
Self Test）とも呼ばれる。このセルフテストでは、並
列テストモードのようにメモリセルのデータを単純に比
較して一致／不一致を出力するものではなく、内蔵ＲＯ
Ｍにテストパターンの発生や比較手順を予め記憶させて
おく。そして、ユーザがセルフテストの開始を指示する
（セルフテストモードにエントリーする）ことによって
実行される。セルフテストの開始を指示する方法として
は、ＣＢＲ時にバーＷＥ信号を「０」にしておき（ＷＣ
ＢＲとほとんど同じ）、外部から任意なアドレスピンに
高電圧（スーパーボルテージと呼ばれ、一般に９Ｖ以
上）を印加するやり方が提案されている。
スト回路がテストを実行してテスト結果を出力する方式
であって、組み込み自己テスト法（ＢＩＳＴ；Built-in
Self Test）とも呼ばれる。このセルフテストでは、並
列テストモードのようにメモリセルのデータを単純に比
較して一致／不一致を出力するものではなく、内蔵ＲＯ
Ｍにテストパターンの発生や比較手順を予め記憶させて
おく。そして、ユーザがセルフテストの開始を指示する
（セルフテストモードにエントリーする）ことによって
実行される。セルフテストの開始を指示する方法として
は、ＣＢＲ時にバーＷＥ信号を「０」にしておき（ＷＣ
ＢＲとほとんど同じ）、外部から任意なアドレスピンに
高電圧（スーパーボルテージと呼ばれ、一般に９Ｖ以
上）を印加するやり方が提案されている。
【００５０】５〕テスト内容を任意に選択できるように
する。 ここでいうテスト内容とはセルフテストの発展型であ
り、テストパターンや読み書きの順番あるいは出力デー
タの制御方法などのセルフテストの内容を、ユーザ自身
が選択できるようにすることである。
する。 ここでいうテスト内容とはセルフテストの発展型であ
り、テストパターンや読み書きの順番あるいは出力デー
タの制御方法などのセルフテストの内容を、ユーザ自身
が選択できるようにすることである。
【００５１】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）上記実施例における論理回路の構成は一例であっ
て、所望のオプション機能を選択することができるよう
な論理回路であれば、どのような回路に変更してもよ
い。
ではなく、以下のように実施してもよい。 １）上記実施例における論理回路の構成は一例であっ
て、所望のオプション機能を選択することができるよう
な論理回路であれば、どのような回路に変更してもよ
い。
【００５２】２）４ＭＤＲＡＭだけでなく、１ＭＤＲＡ
Ｍや１６ＭＤＲＡＭ、６４ＭＤＲＡＭ等の並列テストモ
ードについても同様に実施する。 ３）ＤＲＡＭだけでなくＳＲＡＭについても同様に実施
する。
Ｍや１６ＭＤＲＡＭ、６４ＭＤＲＡＭ等の並列テストモ
ードについても同様に実施する。 ３）ＤＲＡＭだけでなくＳＲＡＭについても同様に実施
する。
【００５３】
【発明の効果】以上詳述したように本発明によれば、並
列テストモードの方式をユーザが任意に選択することが
できる半導体記憶装置を提供することができるという優
れた効果がある。
列テストモードの方式をユーザが任意に選択することが
できる半導体記憶装置を提供することができるという優
れた効果がある。
【図１】本発明の概念を説明するための概念図である。
【図２】本発明を具体化した一実施例の回路図である。
【図３】図２に示す実施例において、テスト時に不要に
なるアドレス（１０番のロウアドレスＲＡ１０と１０番
のカラムアドレスＣＡ１０）に対して、テスト結果のデ
ータが出力される入出力ピンＤＱ１〜ＤＱ４を示す機能
表である。
なるアドレス（１０番のロウアドレスＲＡ１０と１０番
のカラムアドレスＣＡ１０）に対して、テスト結果のデ
ータが出力される入出力ピンＤＱ１〜ＤＱ４を示す機能
表である。
【図４】本発明を具体化した別の実施例の回路図であ
る。
る。
ＲＡ１０ ８ビット並列テストモードにおいて不要にな
る１０番のローアドレス ＣＡ１０ ８ビット並列テストモードにおいて不要にな
る１０番のカラムアドレス
る１０番のローアドレス ＣＡ１０ ８ビット並列テストモードにおいて不要にな
る１０番のカラムアドレス
Claims (7)
- 【請求項１】 並列テストモードを備えた半導体記憶装
置において、テスト時に不要にするアドレスを用いて論
理入力することにより、並列テストモードの方式におい
て標準化されていないオプション機能を選択するように
したことを特徴とする半導体記憶装置。 - 【請求項２】 並列テストモードを備えた半導体記憶装
置において、テスト時に不要にするアドレスから入力さ
れるデータに基づいて、テスト結果を出力する入出力ピ
ンを任意に選択する論理回路を備えたことを特徴とする
半導体記憶装置。 - 【請求項３】 並列テストモードを備えた半導体記憶装
置において、テスト時に不要にするアドレスから入力さ
れるデータに基づいて、テスト結果を出力しない入出力
ピンから出力されるデータを任意に設定する論理回路を
備えたことを特徴とする半導体記憶装置。 - 【請求項４】 並列テストモードを備えた半導体記憶装
置において、テスト時に不要にするアドレスから入力さ
れるデータに基づいて、テストデータを入力する入出力
ピンを任意に選択する論理回路を備えたことを特徴とす
る半導体記憶装置。 - 【請求項５】 並列テストモードを備えた半導体記憶装
置において、テスト時に不要にするアドレスから入力さ
れるデータに基づいて、同時にテストする並列ビット数
を任意に選択する論理回路を備えたことを特徴とする半
導体記憶装置。 - 【請求項６】 並列テストモードを備えた半導体記憶装
置において、テスト時に不要にするアドレスから入力さ
れるデータに基づいて、テスト種類を任意に選択する論
理回路を備えたことを特徴とする半導体記憶装置。 - 【請求項７】 並列テストモードを備えた半導体記憶装
置において、テスト時に不要にするアドレスから入力さ
れるデータに基づいて、テスト内容を任意に選択する論
理回路を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075667A JPH06290599A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075667A JPH06290599A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290599A true JPH06290599A (ja) | 1994-10-18 |
Family
ID=13582795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075667A Pending JPH06290599A (ja) | 1993-04-01 | 1993-04-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290599A (ja) |
-
1993
- 1993-04-01 JP JP5075667A patent/JPH06290599A/ja active Pending
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