JP3645296B2 - 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 - Google Patents
半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 Download PDFInfo
- Publication number
- JP3645296B2 JP3645296B2 JP29351294A JP29351294A JP3645296B2 JP 3645296 B2 JP3645296 B2 JP 3645296B2 JP 29351294 A JP29351294 A JP 29351294A JP 29351294 A JP29351294 A JP 29351294A JP 3645296 B2 JP3645296 B2 JP 3645296B2
- Authority
- JP
- Japan
- Prior art keywords
- burn
- signal
- control circuit
- output
- mode enable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
Description
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、SRAMにおける信頼性テストのためのバーンイン(Burn−in)テスト方法とそのための回路に関する。
【0002】
【従来の技術】
DRAMやSRAM等の半導体メモリ装置の場合、後工程前又はその後に、内部回路の信頼性をテストするバーンインテストが実施される。このバーンインテストは、形成されたメモリセルの不良検出や耐性試験を行うもので、各メモリセルに外部供給電源、あるいはそれ以上の高電圧を長時間印加することにより実行される。バーンインテストを行う各製造元では、メモリのコストダウン等の面から、より効率的にバーンインテストを実施するための改良を積み重ねている。
【0003】
バーンインテストは、DRAMとSRAMとでバーンイン方法が異なる。これは、DRAMのメモリセル構造とSRAMのメモリセル構造とが異なることに起因している。すなわち、DRAMのメモリセルは、1つのストレージキャパシタと1つのアクセストランジスタとから構成されるのに対し、SRAMのメモリセルは、6個のトランジスタ、あるいは2個の抵抗及び4個のトランジスタから構成される。したがって、DRAMの場合は、データの放電現像が発生するので一定間隔でリフレッシュが必要となる。ところがSRAMの場合は、メモリセルがラッチ形態の構造を有するのでリフレッシュは必要ない。その結果、DRAMで実施されるバーンインテストとSRAMで実施されるバーンインテストとは異なったものになる。これについて次に詳細に説明する。
【0004】
まず、DRAMのようなメモリセル構造を有する半導体メモリ装置でのバーンインに関する技術について、Robert J Proebsting による1983年4月19日付米国特許第4,380,805号『TAPE BURN−IN CIRCUIT』に開示されているものがある。この技術の特徴は、ウェーハ状態でバーンインを実施することによりバーンインテストに必要なバーンイン時間を減少させる点にある。すなわち、多数の付加パッド(extra PAD) を備えておいてこれら付加パッドに信号を印加し、そしてリフレッシュ機能を利用して多数の付加パッドに印加した信号により行と列をすべてエネーブルさせる。これによりウェーハ状態でチップ内のすべてのメモリセルを選択してバーンインを実施できる。したがって、バーンインに必要な時間が大幅に減少するという長所がある。
【0005】
しかしながら、このようにウェーハ状態でのバーンインテストを行うには別途の専用装置を備えなければならず、このような装置は高額であるためコストアップにつながる。また、多数の付加パッドを余分に設けて使用しなければならないので、テスト手順が煩雑になっている。
【0006】
また、この技術はDRAMのリフレッシュ機能を応用して可能となる技術であって、SRAMには適当でない。すなわち、SRAMの場合はリフレッシュ機能をもたないので、メモリセルへのアクセスは通常の読出/書込を通してしかできないためである。無理にでもSRAMに適用しようとすると、書込回路に接続させるメモリセルの数が多くなりすぎて通常の書込動作に支障をきたすことになる。したがって、上記技術の効果が発揮されるだけのバーンインを行うことは実質的に不可能である。これは、集積度が増すほど影響する。
【0007】
したがって、現在のSRAMでは、バーンインテストに際して同時にエネーブル可能な行と列とを所定数選んでバーンインテストを実施する方法が主流をなしている。そのため、ウェーハ状態でバーンインテストを実施する場合、特別な専用装置が必要となる等の問題がありコストアップの原因となっているため改善が望まれている。
【0008】
【発明が解決しようとする課題】
このような従来技術に鑑み、本発明では、半導体メモリ装置について、パッケージ状態でのバーンインテストを可能とし、高額なテスト装置を備えずともすむようなバーンインテスト方法とそのためのバーンイン制御回路を提供することを目的とする。また、SRAMにおいてもすべてのメモリセルの同時テストを可能とするようなバーンインテスト方法とそのためのバーンイン制御回路を提供することを更なる目的とする。
【0009】
【課題を解決するための手段】
このような目的を達成するために本発明は、入力データがテスト用であるかどうかを判別してテスト用であった場合に、書込エネーブル信号に伴って発生される書込バーンイン信号に応答してバーンインテストモードエネーブル信号を発生するバーンインテストモードエネーブル部と、入力データがテスト用であるかどうかを判別してテスト用でなかった場合に、書込バーンイン信号に応答してノーマルモードエネーブル信号を発生するノーマルモードエネーブル部と、からなる入力スイッチング部、及び、バーンインテストモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号を発生して行及び列デコーダへ供給しアドレス信号の入力を無視させるバーンイン信号発生部と、ノーマルモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号の発生を抑止すると共にバーンイン制御信号を発生して入力スイッチング部に供給し入力スイッチング部の動作を抑止するバーンイン制御信号発生部と、からなるバーンイン制御部を備えてなるバーンイン制御回路を提供し、パッケージ後のバーンインテストを簡単な手順で可能とし、またその際の全メモリセルの同時テストも可能とするものである。
【0010】
すなわち、本発明のバーンインテスト方法は、データ入出力ピンを通じて入出力されるデータのメモリセルに対する伝送を行うI/O制御回路と、メモリセルアレイに対するデータの入出力を制御するための読出及び書込の制御信号をI/O制御回路に供給する読出/書込制御回路と、上記のようなバーンイン制御回路と、を利用し、I/O制御回路を通じて供給されるデータをバーンインモードエネーブル部で受け、これに応じてバーンインモードエネーブル信号を発生し、そして読出/書込制御回路の出力信号に応答して出力する第1過程と、I/O制御回路を通じて供給されるデータをノーマルモードエネーブル部で受け、これに応じてノーマルモードエネーブル信号を発生し、そして読出/書込制御回路の出力信号に応答して出力する第2過程と、バーンイン信号発生部に設けた第1ヒューズをバーンインモードエネーブル信号に応じて切断することでバーンイン信号を発生し、行デコーダ及び列デコーダに供給する第3過程と、バーンイン制御信号発生部に設けた第2ヒューズをノーマルモードエネーブル信号に応じて切断することでバーンイン信号の発生を止めると共に、バーンイン制御信号を発生してバーンインモードエネーブル部及びノーマルモードエネーブル部に供給し、その動作を抑止する第4過程と、を含み、パッケージ後にバーンインテストを遂行するようにしたものである。
【0011】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の同じ部分には可能な限り同じ符号を使用する。
【0012】
本発明のより全般的な理解を助けるために、下記の説明において各種回路の具体的構成例を示すが、本発明はそれらに限定されるものではない。また、以下に出てくる“読出/書込制御回路”は、メモリセルアレイに配列されたメモリセルに対する読出及び書込を制御するための回路であって、これは当該技術分野で一般的に用いられている用語である。
【0013】
図1は、本発明によるバーンインテスト方法を行えるようになった半導体メモリ装置の概略構成を示すブロック図である。同図に示す部分は、メモリセルアレイ12及びメモリセルアレイ12に対してデータ読出/書込を行うための関連回路である。特に重要なのはバーンイン制御回路10で、このバーンイン制御回路10は、読出/書込制御回路4から制御信号を、そしてI/O制御回路(入出力制御回路)6からデータを受けて、これらに応じて行デコーダ2及び列デコーダ8を制御する。
【0014】
この半導体メモリ装置におけるバーンインテスト方法の特徴は、パッケージ工程が済んでからでもバーンイン制御回路10を動作させてバーンインテストを行えるようにし、また、その際に全部のメモリセルを同時テスト可能とした点にある。すなわち、入力されるテスト用データを利用してバーンイン制御回路10でバーンインを判断してバーンインモード(burn-in mode)を設定し、その際、バーンイン制御回路10により、メモリセルアレイ12の行及び列を選択する行デコーダ2及び列デコーダ8を制御する。バーンイン制御回路10により制御される行デコーダ2及び列デコーダ8は、バーンインモードでメモリセルアレイ12内のメモリセルをすべて同時に選択する一方で、バーンインテストが終わるとノーマルモードとなって、通常の選択的な読出/書込の動作を行う。以下、このような動作について詳細に説明する。尚、以下の説明では、8個のI/Oピンを有したSRAMの場合について説明する。したがって、反転信号も含めると内部的には16ビットのデータがI/Oピンを通じて入力される。
【0015】
バーンイン制御回路10は、入力スイッチング部と、この入力スイッチング部の出力信号に応じてバーンイン信号及びバーンイン制御信号を発生するバーンイン制御部と、から構成される。図2に入力スイッチング部の回路例を、図3にバーンイン制御部の回路例をそれぞれ示す。
【0016】
図2に示すように、入力スイッチング部は、入力データがテスト用であるかどうかを判断してテスト用の場合にバーンインモードをエネーブルさせるためのバーンインモードエネーブル部20と、入力データがテスト用であるかどうかを判断してテスト用でない場合にノーマルモードをエネーブルさせるためのノーマルモードエネーブル部58と、から構成される。
【0017】
バーンインモードエネーブル部20は、8個のI/Oピンから入力されるデータのうちの4ビットを入力とするNORゲート22と、残りの4ビットを入力とするNORゲート24と、読出/書込制御回路4で通常の書込エネーブル信号バーWEを基に発生されてバーンインモード実行を示す書込バーンイン信号WEBI及びNORゲート22、24の各出力信号を入力とするNANDゲート26と、NANDゲート26の出力信号を反転するインバータ28と、バーンイン制御信号CBI(control burn−in)及びインバータ28の出力信号を入力とするNANDゲート30と、NANDゲート30の出力信号を入力とするインバータ32と、インバータ32の出力信号を遅延させる遅延回路34と、インバータ32の出力信号及び遅延回路34の出力信号を入力とするNANDゲート36と、NANDゲート36の出力信号を反転してバーンインモードエネーブル信号EB1を出力するインバータ38と、からなる。
【0018】
ノーマルモードエネーブル部58は、8個のI/Oピンから入力されるデータのうち、前記NORゲート22、24に入力されるものとは異なる、この例ではNORゲート22、24に入力されるデータの反転データの4ビットを入力とするNORゲート40と、残りの4ビットを入力とするNORゲート42と、書込バーンイン信号WEBI及びNORゲート40、42の各出力信号を入力とするNANDゲート44と、NANDゲート44の出力信号を反転するインバータ46と、バーンイン制御信号CBI及びインバータ46の出力信号を入力とするNANDゲート48と、NANDゲート48の出力信号を反転するインバータ50と、インバータ50の出力信号を遅延させる遅延回路52と、インバータ50の出力信号及び遅延回路52の出力信号を入力とするNANDゲート54と、NANDゲート54の出力信号を反転してノーマルモードエネーブル信号EB2を出力するインバータ56と、からなる。
【0019】
この入力スイッチング部のNORゲート22、24、40、42等については、テスト用データとして決定されるデータの論理を考慮して適宜その他の論理演算を行うゲートでも可能である。また、遅延回路34、52については、インバータチェーン(inverter chain)等の一般的な回路構成で容易に実施し得る。
【0020】
図3に示すようにバーンイン制御部は、バーンイン信号バーBIを出力するバーンイン信号発生部79と、バーンイン制御信号CBIを出力するバーンイン制御信号発生部99と、から構成される。
【0021】
バーンイン信号発生部79は、電源電圧VCC端と接続ノード62との間に設けられた第1ヒューズ60と、接続ノード62と接地電圧GND端との間にチャネルが接続され、ゲート端子に信号EB1を受けるNMOSトランジスタ64と、接続ノード62の信号を反転するインバータ72と、接続ノード62と接地電圧GND端との間にチャネルが接続され、ゲート端子にインバータ72の出力信号を受けるNMOSトランジスタ70と、インバータ72の出力信号を反転するインバータ74と、インバータ74の出力信号を1つの入力とするNORゲート76と、NORゲート76の出力信号を反転してバーンイン信号バーBIを出力するインバータ78と、から構成される。尚、接続ノード62には、供給される電圧レベルを安定させるために、一端を接地したキャパシタ66及び抵抗68が接続されている。
【0022】
バーンイン制御信号発生部99は、電源電圧VCC端と接続ノード82との間に設けられた第2ヒューズ80と、接続ノード82と接地電圧GND端との間にチャネルが接続され、ゲート端子に信号EB2を受けるNMOSトランジスタ84と、接続ノード82の信号を反転して前記NORゲート76のもう1つの入力として供給するインバータ92と、接続ノード82と接地電圧端GNDとの間にチャネルが接続され、ゲート端子にインバータ92の出力信号を受けるNMOSトランジスタ90と、インバータ92の出力信号及び前記インバータ72の出力信号を入力とするNANDゲート94と、NANDゲート94の出力信号を反転するインバータ96と、インバータ96の出力信号を反転してバーンイン制御信号CBIを出力するインバータ98と、から構成されている。尚、接続ノード82には、供給される電圧レベルを安定化させるために、一端を接続したキャパシタ86及び抵抗88が接続されている。このバーンイン制御信号発生部99から出力されるバーンイン制御信号CBIは、図2に示したNANDゲート30、48の1入力として供給される。
【0023】
このバーンイン制御部の第1ヒューズ60及び第2ヒューズ80は、信号EB1、EB2が論理“ハイ”レベルで入力されるとき、瞬間的に流れる過電流により切断される電気ヒューズである。これについては特に説明するまでもなく、すでによく知られた技術である。
【0024】
図4に、行デコーダ2、列デコーダ8の一例を部分的に示す。同図より分かるように、通常のデコーダ構成にバーンイン信号バーBIの論理を組合せるようにして制御している。すなわち、アドレス信号AiP、AjPを入力とするNANDゲート100と、NANDゲート100の出力信号及びバーンイン信号バーBIを入力とするNANDゲート102と、NANDゲート102の出力信号を反転して行又は列を選択する選択信号ABCDバーiを出力するインバータ104と、から構成される。したがって、バーンイン信号バーBIが論理“ロウ”レベルでNANDゲート102に入力されると、選択信号ABCDバーiはアドレス信号AiP、AjPの状態に関係なく論理“ロウ”レベルで出力されるので、すべての行及び列を選択することが可能となる。
【0025】
ここで、図2〜図4の構成によるバーンイン方法を説明する。パッケージ終了後のバーンイン過程は、予備バーンイン(pre-burnin)テスト、実質的なバーンインテスト、そしてポストバーンイン(post−burnin)テストで構成される。すなわち、予備バーンインテストにおいてパッケージ状態やワイヤボンディングについての不良を検査してバーンインテストを行う対象を抽出し、そして、ポストバーンインテストにおいてバーンインテストで不良のあったチップに対し冗長を行って救済する。この場合に、予備バーンインテストをクリアしたデバイスに対しバーンイン制御回路10を動作させてバーンインテストを行う。
【0026】
このとき、テスト用の入力データについては予め限定されている。すなわち、8個のI/Oピンを通じて、例えば〔00000000〕、〔11111111〕、〔10101010〕、〔01010101〕のようなデータを入力するように決められている。本実施例のバーンイン制御回路10は、このようなテスト用データを利用して動作開始する。つまり、テスト用データが印加されると第1ヒューズ60が切断されてバーンインモードを実行し、すべての行と列をエネーブルさせる。一方、テスト用データとは異なるデータが入力されると、第2ヒューズ80が切断されてノーマルモードが実行される。そして、第1ヒューズ60及び第2ヒューズ80が両方とも切断された後には、バーンイン制御回路10は動作しないようになっている。尚、第1ヒューズ60及び第2ヒューズ80が両方とも切断されない場合もノーマルモードが実行される。
【0027】
図2を参照して説明すると、バーンインテストを行うためテスト用データとして例えば〔00000000〕が入力されるとする。この入力データはNORゲート22、24で論理演算される。書込エネーブル信号バーWEを基に発生される信号WEBIは、書込時に論理“ハイ”、読出時に論理“ロウ”レベルになる。したがって、バーンインテストにおいてNORゲート22、24の各出力信号と信号WEBIはすべて論理“ハイ”となる。そして、これらを入力とするNANDゲート26の出力信号は論理“ロウ”になり、インバータ28の出力は論理“ハイ”になる。バーンイン制御信号CBIは、図3のバーンイン制御信号発生部99により生成されるため、第2ヒューズ80が切断されていなければ、すなわちバーンイン前及びバーンインの最中には論理“ハイ”に維持される。したがって、インバータ28の出力信号及びバーンイン制御信号CBIが論理“ハイ”のため、NANDゲート30の出力信号は論理“ロウ”になり、インバータ32の出力は論理“ハイ”になる。そして、この信号が遅延回路34、NANDゲート36、インバータ38を経る結果、バーンインモードエネーブル信号EB1が論理“ハイ”になる。
【0028】
信号EB1が論理“ハイ”になると、図3に示したNMOSトランジスタ64が導通し、第1ヒューズ60が過電流で切断される。これにより、接続ノード62が論理“ロウ”に遷移し、したがって、インバータ72の出力信号が論理“ハイ”、インバータ74の出力信号が論理“ロウ”になる。このとき、接続ノード82は、図2に示したNORゲート40、42の出力信号が論理“ロウ”で信号EB2が論理“ロウ”に維持されて第2ヒューズ80がつながったままなので、論理“ハイ”に維持される。そのためインバータ92の出力信号は論理“ロウ”である。そしてインバータ74、92の各論理“ロウ”を受けるNORゲート76の出力信号は論理“ハイ”になり、その結果、インバータ78を通じてバーンイン信号バーBIは論理“ロウ”で出力される。このバーンイン信号バーBIが、図4に示したデコーダに入力され、すべての行及び列をエネーブルさせることができる。
【0029】
すなわち、図4に示すNANDゲート100、102、インバータ104は、アドレスバッファ(図示着)の出力信号を入力とするプリデコーダを構成しており、アドレス信号AiP、AjPが両方とも論理“ハイ”の場合に論理“ロウ”の選択信号ABCDバーiを発生して行又は列を選択する。そして、バーンイン信号バーBIが論理“ロウ”で入力されると、選択信号ABCDバーiはアドレス信号AiP、AjPの状態に関係なく、常に論理“ロウ”を出力し、すべての行又は列をエネーブルさせることができる。これにより、一度にすべてのメモリセルへテストデータを書込むことが可能となる。
【0030】
このようにしてバーンインテストを行った後、ポストバーンインテストへの進行に先立ってテスト用ではない入力データ、例えば〔11111111〕が印加されると、図2に示したNORゲート40、42には〔00000000〕が入力されて各出力信号が論理“ハイ”になる。すると、NANDゲート44の出力信号が論理“ロウ”、インバータ46の出力信号が論理“ハイ”、NANDゲート48の出力信号が論理“ロウ”、そしてインバータ50の出力信号が論理“ハイ”となるので、NANDゲート54及びインバータ56を通じて信号EB2は論理“ハイ”で出力される。
【0031】
論理“ハイ”の信号EB2により図3に示した第2ヒューズ80が切断され、接続ノード82は論理“ロウ”になる。したがってインバータ92の出力信号が論理“ハイ”となり、NORゲート76の出力信号は論理“ロウ”となるのでインバータ78を通じてバーンイン信号バーBIは論理“ハイ”で出力され、ノーマルモードに復帰する。また、NANDゲート94への入力信号がすべて論理“ハイ”になるので、インバータ96、98を通じてバーンイン制御信号CBIは論理“ロウ”になる。このバーンイン制御信号CBIは図2に示したNANDゲート30、48の入力になるので、結果的に、バーンイン制御回路10の再動作は抑止される。
【0032】
このように、バーンイン制御回路10を設けることで、パッケージ状態で容易にバーンインテストを遂行できる。そのとき、バーンイン信号バーBIによりアドレス信号の入力を無視とできるので、すべてのメモリセルのバーンインテストを同時に行えることになる。
【0033】
図5は、予備バーンインテストにあるのか、バーンインテストを経た状態にあるのかを判読するためのモード判別回路の実施例を示す回路図である。その構成は次のようなものである。
【0034】
このモード判別回路は、パッドAにドレイン端子及びゲート端子が接続されたNMOSトランジスタ110と、NMOSトランジスタ110のソース端子にドレイン端子及びゲート端子が接続されたNMOSトランジスタ112と、NMOSトランジスタ112のソース端子にドレイン端子及びゲート端子が接続されたNMOSトランジスタ114と、NMOSトランジスタ114のソース端子が接続された接続ノード116と、接続ノード116にドレイン端子及びゲート端子が接続されたNMOSトランジスタ118と、NMOSトランジスタ118のソース端子とパッドBとの間にチャネルが形成され、ゲート端子に制御信号SIG−Aを受けるNMOSトランジスタ120と、接続ノード116にドレイン端子及びゲート端子が接続されたNMOSトランジスタ122と、NMOSトランジスタ122のソース端子とパッドCとの間にチャネルが形成され、ゲート端子にインバータ126を介したバーンイン信号バーBIを受けるNMOSトランジスタ124と、から構成される。パッドA、B、Cは、チップに形成されたパッドで、これは、チップに形成した多数のパッド中の3個のパッドを適当に利用すればよい。また、供給される制御信号SIG−Aは図3に示したインバータ74の出力信号である。
【0035】
このような構成によれば、NMOSトランジスタ110〜118、122(これらNMOSトランジスタはダイオードとして動作する)を通じる電流を検査することで予備バーンインテスト、バーンインテスト、ポストバーンインテストのいずれであるかを判別できる。例えば、バーンインテスト前の第1ヒューズ60がつながれた状態にある場合は制御信号SIG−Aが論理“ハイ”で入力されるので、NMOSトランジスタ120が導通し、ピンからピンへの漏洩電流(leakage current)、すなわちパッドBを接地電圧GNDとすると共にパッドAを所定の電圧とすることでパッドAからパッドBへの漏洩電流が発生し、これを検出することで予備バーンインテストを判別できる。また、バーンインテストにある場合はバーンイン信号バーBIが論理“ロウ”になるので、NMOSトランジスタ124が導通し、パッドCを接地電圧GNDとすると共にパッドAを所定の電圧とすることでパッドAからパッドCへの漏洩電流が発生し、これを検出することでバーンインテストを判別できる。そして、バーンインテストの後には、NMOSトランジスタ120、124がOFFとなるので、漏洩電流はなくなり、ポストバーンインテストを判別できる。
【0036】
以上の実施例は本発明の最適な例であるが、当該技術分野で通常の知識を有する者ならば、信号論理やデバイス特性等を考慮して変形を加えることも可能であることは当然理解できよう。また、ピン数が8個の場合を例にあげて説明したが、これに限らられるものではないことも容易に理解できよう。さらに、バーンイン信号バーBIを全デコーダに入力してすべてのメモリセルでバーンインテストを同時に遂行する場合を説明しているが、バーンイン制御回路を複数設けると共にテスト用入力データを複数設定しておいて、適宜デコーダを制御するようにして所定数ずつのメモリセルを検査していくようにもできる。
【0037】
【発明の効果】
以上述べてきたように本発明によれば、テスト用データの入力だけという簡単な手順でパッケージ後のバーンインテストを可能としたうえに、SRAM系のメモリでもバーンインテストですべてのメモリセルの同時テストが可能となるので、ウェーハ状態でのテストのように別途の高額な装置を容易せずともよくコストダウンにつながり、また、テスト時間を大幅に減少させられるという効果がある。
【図面の簡単な説明】
【図1】本発明に係る半導体メモリ装置の概略構成を示すブロック図。
【図2】バーンイン制御回路の入力スイッチング部の構成例を示す回路図。
【図3】バーンイン制御回路のバーンイン制御部の構成例を示す回路図。
【図4】バーンイン信号により制御されるデコーダの一例を示す回路図。
【図5】テストモード判別のためのモード判読回路の例を示す回路図。
【符号の説明】
10 バーンイン制御回路
20 バーンインモードエネーブル部
58 ノーマルモードエネーブル部
79 バーンイン信号発生部
99 バーンイン制御信号発生部
BI バーンイン信号
CBI バーンイン制御信号
EB1 バーンインモードエネーブル信号
EB2 ノーマルモードエネーブル信号
Claims (24)
- 行及び列列デコーダに提供されるアドレス信号に応答してアクセスされる多数のメモリセルを含んだメモリセルアレイを有する半導体メモリ装置において、
メモリセルアレイの列とデータ入出力ピンとの間に設けられ、読出及び書込の制御信号に応答して、メモリセルアレイから提供されたデータをデータ入出力ピンに伝送し、またバーンインテストでデータ入出力ピンから提供されるテスト用データをメモリセルアレイに伝送するI/O制御回路と、I/O制御回路に提供する書込エネーブル信号に伴って書込バーンイン信号を発生する読出/書込制御回路と、I/O制御回路からテスト用データ及び読出/書込制御回路書込バーンイン信号を受け、これらに基づいて行及び列デコーダにバーンイン信号を供給することによりパッケージ後のバーンインテストを可能とするバーンイン制御回路と、を備え、
該バーンイン制御回路は、I/O制御回路を通じて供給されるテスト用データを受けてこれに応じた出力信号を、読出/書込制御信号の書込バーンイン信号に応答して出力する入力スイッチング部と、入力スイッチング部の出力信号に応じて切断可能とされたヒューズをもち、該ヒューズの切断によりバーンイン信号を発生するバーンイン制御部とからなることを特徴とする半導体メモリ装置。 - バーンイン制御回路はバーンイン信号をすべての行及び列デコーダに供給するようにされ、バーンインテストでメモリセルアレイのすべてのメモリセルのバーンインテストが同時に行われるようになっている請求項1記載の半導体メモリ装置。
- 多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うI/O制御回路と、メモリセルアレイに対するデータ入出力を制御するための読出及び書込の制御信号をI/O制御回路に供給する読出/書込制御回路と、を備えた半導体メモリ装置において、
I/O制御回路を通じて供給されるデータを受けてこれに応じたバーンインモードエネーブル信号を、読出/書込制御回路から書込エネーブル信号を基に提供される書込バーンイン信号に応答して出力するバーンインモードエネーブル部と、I/O制御回路を通じて供給されるデータを受けてこれに応じたノーマルモードエネーブル信号を、書込バーンイン信号に応答して出力するノーマルモードエネーブル部と、バーンインモードエネーブル信号に応じて切断される第1ヒューズをもち、この第1ヒューズの切断によりバーンイン信号を発生して行デコーダ及び列デコーダに供給するバーンイン信号発生部と、ノーマルモードエネーブル信号に応じて切断される第2ヒューズをもち、この第2ヒューズの状態に応じてバーンイン制御信号を発生してバーンインモードエネーブル部及びノーマルモードエネーブル部に供給するバーンイン制御信号発生部と、を備えることを特徴とする半導体メモリ装置。 - バーンイン信号発生部はバーンイン信号をすべての行デコーダ及び列デコーダに供給するようにされ、バーンインテストでメモリセルアレイのすべてのメモリセルのバーンインテストが同時に行われるようになっている請求項3記載の半導体メモリ装置。
- 第1ヒューズがバーンインモードエネーブル信号により切断されるときにバーンインテストが行われ、第2ヒューズがノーマルエネーブル信号により切断されるときにノーマルモードに進行するようになっている請求項3記載の半導体メモリ装置。
- 第1ヒューズ及び第2ヒューズが切断されないときもノーマルモードに進行する請求項5記載の半導体メモリ装置。
- バーンインモードエネーブル部は、入力されるデータのうちのいずれかを入力とする第1NORゲートと、残りのデータを入力とする第2NORゲートと、書込バーンイン信号及び第1、第2NORゲートの各出力信号を入力とする第1NANDゲートと、第1NANDゲートの出力信号を反転する第1インバータと、バーンイン制御信号及び第1インバータの出力信号を入力とする第2NANDゲートと、第2NANDゲートの出力信号を反転する第2インバータと、第2インバータの出力信号を遅延させる遅延回路と、第2インバータの出力信号及び遅延回路の出力信号を入力とする第3NANDゲートと、第3NANDゲートの出力信号を反転してバーンインモードエネーブル信号として出力する第3インバータと、から構成される請求項3記載の半導体メモリ装置。
- ノーマルモードエネーブル部は、入力されるデータのうちのいずれかを入力とする第1NORゲートと、残りのデータを入力とする第2NORゲートと、書込バーンイン信号及び第1、第2NORゲートの各出力信号を入力とする第1NANDゲートと、第1NANDゲートの出力信号を反転する第1インバータと、バーンイン制御信号及び第1インバータの出力信号を入力とする第2NANDゲートと、第2NANDゲートの出力信号を反転する第2インバータと、第2インバータの出力信号を遅延させる遅延回路と、第2インバータの出力信号及び遅延回路の出力信号を入力とする第3NANDゲートと、第3NANDゲートの出力信号を反転してノーマルモードエネーブル信号として出力する第3インバータと、から構成される請求項3記載の半導体メモリ装置。
- バーンイン信号発生部は、電源電圧端と第1接続ノードとの間に設けられた第1ヒューズと、第1接続ノードと接地電源端との間にチャネルが接続され、ゲート端子にバーンインモードエネーブル信号を受ける第1トランジスタと、第1接続ノードの信号を反転する第1インバータと、第1接続ノードと接地電圧端との間にチャネルが接続され、ゲート端子に第1インバータの出力信号を受ける第2トランジスタと、第1インバータの出力信号を反転する第2インバータと、第2インバータの出力信号を1つの入力とするNORゲートと、該NORゲートの出力信号を反転してバーンイン信号として出力する第3インバータと、から構成される請求項3記載の半導体メモリ装置。
- バーンイン制御信号発生部は、電源電圧端と第2接続ノードとの間に設けられた第2ヒューズと、第2接続ノードと接地電源端との間にチャネルが接続され、ゲート端子にノーマルモードエネーブル信号を受ける第3トランジスタと、第2接続ノードの信号を反転してバーンイン制御部のNORゲートのもう1つの入力として出力する第4インバータと、第2接続ノードと接地電圧端との間にチャネルが接続され、ゲート端子に第4インバータの出力信号を受ける第4トランジスタと、第4インバータの出力信号及びバーンイン信号発生部の第1インバータの出力信号を入力とするNANDゲートと、該NANDゲートの出力信号を受けてバーンイン制御信号として出力する2つのインバータと、から構成される請求項9記載の半導体メモリ装置。
- 多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うI/O制御回路と、メモリセルアレイに対するデータ入出力を制御するための読出及び書込の制御信号をI/O制御回路に供給する読出/書込制御回路と、を備えた半導体メモリ装置において、
I/O制御回路を通じて供給されるデータを受けてこれに応じた出力信号を、読出/書込制御回路の出力信号に応じて出力する入力スイッチング部と、入力スイッチング部の出力信号に応じて切断されるヒューズをもち、ヒューズ状態に応じてバーンインを制御する信号を発生するバーンイン制御部と、を有してなるバーンイン制御回路、及び、第1パッドと第2パッドとの間に電流経路を形成する第1ダイオード群及びその電流経路をバーンイン制御回路から提供される信号に応じて開閉する第1スイッチと、第1パッドと第3パッドとの間に電流経路を形成する第2ダイオード群及びその電流経路をバーンイン制御回路から提供される信号に応じて開閉する第2スイッチと、からなり、各パッド間の漏洩電流によりバーンインモードを判別するモード判別回路を備えることを特徴とする半導体メモリ装置。 - バーンイン制御回路はバーンインを制御する信号をすべての行デコーダ及び列デコーダに供給するようにされ、バーンインテストでメモリセルアレイのすべてのメモリセルのバーンインテストが同時に行われるようになっている請求項11記載の半導体メモリ装置。
- 入力スイッチング部は、I/O制御回路を通じて供給されるデータを受けてこれに応じたバーンインモードエネーブル信号を、読出/書込制御回路の出力信号に応答して出力するバーンインモードエネーブル部と、I/O制御回路を通じて供給されるデータを受けてこれに応じたノーマルモードエネーブル信号を、読出/書込制御回路の出力信号に応答して出力するノーマルモードエネーブル部と、から構成される請求項11記載の半導体メモリ装置。
- バーンイン制御部は、バーンインモードエネーブル信号に応じて切断される第1ヒューズをもち、この第1ヒューズの切断によりバーンイン信号を発生して行デコーダ及び列デコーダに供給するバーンイン信号発生部と、ノーマルモードエネーブル信号に応じて切断される第2ヒューズをもち、この第2ヒューズの状態に応じてバーンイン制御信号を発生してバーンインモードエネーブル部及びノーマルモードエネーブル部に供給するバーンイン制御信号発生部と、から構成される請求項13記載の半導体メモリ装置。
- 第1ダイオード群及び第2ダイオード群を、直列接続した多数のNMOSトランジスタで構成した請求項11記載の半導体メモリ装置。
- 多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うI/O制御回路と、メモリセルアレイに対するデータの入出力を制御するための読出及び書込の制御信号をI/O制御回路に供給する読出/書込制御回路と、を有する半導体メモリ装置のバーンインテスト方法において、
I/O制御回路を通じて供給されるデータをバーンインモードエネーブル部で受け、これに応じてバーンインモードエネーブル信号を発生し、そして読出/書込制御回路の出力信号に応答して出力する第1過程と、I/O制御回路を通じて供給されるデータをノーマルモードエネーブル部で受け、これに応じてノーマルモードエネーブル信号を発生し、そして読出/書込制御回路の出力信号に応答して出力する第2過程と、バーンイン信号発生部に設けた第1ヒューズをバーンインモードエネーブル信号に応じて切断することでバーンイン信号を発生し、行デコーダ及び列デコーダに供給する第3過程と、バーンイン制御信号発生部に設けた第2ヒューズをノーマルモードエネーブル信号に応じて切断することでバーンイン制御信号を発生し、バーンインモードエネーブル部及びノーマルモードエネーブル部に供給する第4過程と、を含み、パッケージ後にバーンインテストを遂行するようにしたことを特徴とするバーンインテスト方法。 - バーンイン信号発生部で発生したバーンイン信号をすべての行デコーダ及び列デコーダに供給してすべてのメモリセルのバーンインテストを同時に行うようにした請求項16記載のバーンインテスト方法。
- バーンインモードエネーブル信号に応じて第1ヒューズを切断することでバーンインテストを行い、ノーマルモードエネーブル信号に応じて第2ヒューズを切断することでノーマルモードを行うようにした請求項16記載のバーンインテスト方法。
- 第1ヒューズ及び第2ヒューズを切断しないときにもノーマルモードを行うようにした請求項18記載のバーンインテスト方法。
- 多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うI/O制御回路と、メモリセルアレイに対するデータ入出力を制御するための読出及び書込の制御信号をI/O制御回路に供給する読出/書込制御回路と、を有する半導体メモリ装置のバーンインテスト方法において、
I/O制御回路を通じて供給されるデータをバーンインモードエネーブル部で受け、これに応じてバーンインモードエネーブル信号を発生し、そして読出/書込制御回路の出力信号に応答して出力する第1過程と、I/O制御回路を通じて供給されるデータをノーマルモードエネーブル部で受け、これに応じてノーマルモードエネーブル信号を発生し、そして読出/書込制御回路の出力信号に応答して出力する第2過程と、バーンイン信号発生部に設けた第1ヒューズをバーンインモードエネーブル信号に応じて切断することでバーンイン信号を発生し、行デコーダ及び列デコーダに供給する第3過程と、バーンイン制御信号発生部に設けた第2ヒューズをノーマルモードエネーブル信号に応じて切断することでバーンイン制御信号を発生し、バーンインモードエネーブル部及びノーマルモードエネーブル部に供給する第4過程と、第1パッドと第2パッドとの間に、第1ダイオード群及びバーンイン信号発生部の制御を受けるスイッチにより電流経路を形成し、さらに、第1パッドと第3パッドとの間に、第2ダイオード群及びバーンイン信号発生部の制御を受けるスイッチにより電流経路を形成し、そして各パッド間に電圧を加えて漏洩電流の発生を検査してバーンインモードを判別する第5過程と、含んでなることを特徴とするバーンインテスト方法。 - バーンイン信号発生部で発生したバーンイン信号をすべての行デコーダ及び列デコーダに供給してすべてのメモリセルのバーンインテストを同時に行うようにした請求項20記載のバーンインテスト方法。
- バーンインモードエネーブル信号に応じて第1ヒューズを切断することでバーンインテストを行い、ノーマルモードエネーブル信号に応じて第2ヒューズを切断することでノーマルモードを行うようにした請求項20記載のバーンインテスト方法。
- 第1ヒューズ及び第2ヒューズを切断しないときにもノーマルモードを行うようにした請求項22記載のバーンインテスト方法。
- パッケージ後のバーンインテストを可能とするための半導体メモリ装置のバーンイン制御回路であって、
入力データがテスト用であるかどうかを判別してテスト用であった場合に、書込エネーブル信号に伴って発生される書込バーンイン信号に応答してバーンインテストモードエネーブル信号を発生するバーンインテストモードエネーブル部と、入力データがテスト用であるかどうかを判別してテスト用でなかった場合に、書込バーンイン信号に応答してノーマルモードエネーブル信号を発生するノーマルモードエネーブル部と、からなる入力スイッチング部、及び、バーンインテストモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号を発生して行及び列デコーダへ供給しアドレス信号の入力を無視させるバーンイン信号発生部と、ノーマルモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号の発生を抑止すると共にバーンイン制御信号を発生して入力スイッチング部に供給し入力スイッチング部の動作を抑止するバーンイン制御信号発生部と、からなるバーンイン制御部を備えてなることを特徴とするバーンイン制御回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1993P25324 | 1993-11-26 | ||
KR1019930025324A KR970010658B1 (ko) | 1993-11-26 | 1993-11-26 | 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07201200A JPH07201200A (ja) | 1995-08-04 |
JP3645296B2 true JP3645296B2 (ja) | 2005-05-11 |
Family
ID=19368969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29351294A Expired - Lifetime JP3645296B2 (ja) | 1993-11-26 | 1994-11-28 | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5471429A (ja) |
JP (1) | JP3645296B2 (ja) |
KR (1) | KR970010658B1 (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3495787B2 (ja) * | 1994-06-30 | 2004-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3583482B2 (ja) * | 1994-10-04 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
KR0149259B1 (ko) * | 1995-06-30 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
KR0172399B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치 |
JPH09147599A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100214466B1 (ko) * | 1995-12-26 | 1999-08-02 | 구본준 | 반도체 메모리의 셀프 번인회로 |
US5982189A (en) * | 1997-05-14 | 1999-11-09 | International Business Machines Corporation | Built-in dynamic stress for integrated circuits |
JPH11328997A (ja) * | 1998-05-19 | 1999-11-30 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置及びバーイン試験方法 |
KR100281900B1 (ko) * | 1998-09-08 | 2001-02-15 | 윤종용 | 개선된 웨이퍼 번인 테스트 스킴을 갖는 반도체 메모리장치 |
KR100287191B1 (ko) * | 1999-04-07 | 2001-04-16 | 윤종용 | 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치 |
US6275442B1 (en) | 2000-05-16 | 2001-08-14 | Hewlett-Packard Company | Address decoder and method for ITS accelerated stress testing |
KR100380344B1 (ko) * | 2000-08-09 | 2003-04-14 | 삼성전자주식회사 | 패키지 번인 테스트가 가능한 반도체 장치 및 패키지 번인테스트방법 |
JP4819258B2 (ja) * | 2001-08-13 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
KR100402103B1 (ko) * | 2001-09-20 | 2003-10-17 | 주식회사 하이닉스반도체 | 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로 |
US6795369B2 (en) * | 2002-11-22 | 2004-09-21 | Samsung Electronics Co., Ltd. | Address buffer and semiconductor memory device using the same |
KR100618696B1 (ko) * | 2004-04-28 | 2006-09-08 | 주식회사 하이닉스반도체 | 인식 정보를 갖는 메모리 장치 |
US7826288B2 (en) * | 2007-03-09 | 2010-11-02 | International Business Machines Corporation | Device threshold calibration through state dependent burn-in |
US20090099828A1 (en) * | 2007-10-12 | 2009-04-16 | Igor Arsovski | Device Threshold Calibration Through State Dependent Burnin |
US9209819B2 (en) | 2012-09-26 | 2015-12-08 | Freescale Semiconductor, Inc. | Phase locked loop with burn-in mode |
US8766680B2 (en) | 2012-09-26 | 2014-07-01 | Freescale Semiconductor, Inc. | Voltage translation circuit |
US8558591B1 (en) | 2012-09-28 | 2013-10-15 | Freescale Semiconductor, Inc. | Phase locked loop with power supply control |
KR20180086817A (ko) * | 2017-01-23 | 2018-08-01 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10734991B1 (en) * | 2019-07-02 | 2020-08-04 | Nanya Technology Corporation | Voltage switching device, integrated circuit device and voltage switching method |
CN112444733B (zh) * | 2020-11-10 | 2023-07-21 | 海光信息技术股份有限公司 | 一种芯片老化状态检测方法及装置 |
US11935579B2 (en) * | 2021-01-19 | 2024-03-19 | Changxin Memory Technologies, Inc. | Protection circuit and memory |
CN113627109B (zh) * | 2021-07-09 | 2023-07-07 | 成都思科瑞微电子股份有限公司 | 一种soc芯片系统老化实验方法 |
KR102436931B1 (ko) * | 2021-10-20 | 2022-08-25 | 한국전기연구원 | 반도체 소자 신뢰성 시험장치 및 그의 구동방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4380805A (en) * | 1980-09-08 | 1983-04-19 | Mostek Corporation | Tape burn-in circuit |
JPH0756759B2 (ja) * | 1990-12-27 | 1995-06-14 | 株式会社東芝 | スタティック型半導体記憶装置 |
JP2829135B2 (ja) * | 1990-12-27 | 1998-11-25 | 株式会社東芝 | 半導体記憶装置 |
JP3237127B2 (ja) * | 1991-04-19 | 2001-12-10 | 日本電気株式会社 | ダイナミックランダムアクセスメモリ装置 |
JP2557594B2 (ja) * | 1992-04-16 | 1996-11-27 | 株式会社東芝 | 半導体記憶装置 |
US5353254A (en) * | 1992-05-21 | 1994-10-04 | Texas Instruments Incorporated | Semiconductor memory device having burn-in test circuit |
JP3147991B2 (ja) * | 1992-05-25 | 2001-03-19 | 株式会社東芝 | 半導体記憶装置 |
-
1993
- 1993-11-26 KR KR1019930025324A patent/KR970010658B1/ko not_active IP Right Cessation
-
1994
- 1994-11-28 US US08/348,180 patent/US5471429A/en not_active Expired - Lifetime
- 1994-11-28 JP JP29351294A patent/JP3645296B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07201200A (ja) | 1995-08-04 |
KR950015694A (ko) | 1995-06-17 |
US5471429A (en) | 1995-11-28 |
KR970010658B1 (ko) | 1997-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3645296B2 (ja) | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 | |
KR0135108B1 (ko) | 스트레스 테스트 회로를 포함하는 반도체 메모리 장치 | |
US6281739B1 (en) | Fuse circuit and redundant decoder | |
US5748543A (en) | Self repairing integrated circuit memory devices and methods | |
KR100227058B1 (ko) | 반도체 기억장치 및 그 결함 검사방법 | |
Schober et al. | Memory built-in self-repair using redundant words | |
US6940765B2 (en) | Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test | |
US6392938B1 (en) | Semiconductor memory device and method of identifying programmed defective address thereof | |
JP2781370B2 (ja) | 半導体メモリ装置のテスト制御方法及びその回路 | |
JPH0468719B2 (ja) | ||
JPH04232693A (ja) | スタティック型半導体記憶装置 | |
US6208570B1 (en) | Redundancy test method for a semiconductor memory | |
JPH07262798A (ja) | 半導体メモリのストレス回路及びストレス電圧供給方法 | |
JPH10199944A (ja) | 半導体メモリのウエハバーンインテスト回路 | |
JP4685282B2 (ja) | マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法 | |
US6868021B2 (en) | Rapidly testable semiconductor memory device | |
US6731561B2 (en) | Semiconductor memory and method of testing semiconductor memory | |
JP3786826B2 (ja) | 交流ストレスのバーンインテスト可能な集積回路及びこれを用いたテスト方法 | |
KR0183856B1 (ko) | 반도체 메모리 장치의 번인 스트레스 회로 | |
JP2000331495A (ja) | 半導体記憶装置、その製造方法、及びその試験装置。 | |
US6345013B1 (en) | Latched row or column select enable driver | |
JP4375668B2 (ja) | 半導体集積回路装置 | |
JP2003157699A (ja) | 半導体記憶装置 | |
JP2001067891A (ja) | 半導体記憶装置 | |
KR100238866B1 (ko) | 번인테스트 동작에서도 사용가능한 어레이 전원전압 발생기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050124 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050203 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |